Search
Komputerowa weryfikacja układów cyfrowych CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
Abstract
W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć. Zbiór klastrów został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie, charakteryzujące się zmniejszeniem zapotrzebowania na moc, nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
Authors (5)
Cite as
Full text
full text is not available in portal
Keywords
Details
- Category:
- Articles
- Type:
- artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
- Published in:
-
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
pages 105 - 108,
ISSN: 1425-5766 - Language:
- Polish
- Publication year:
- 2007
- Bibliographic description:
- Szcześniak W., Kozieł S., Jendernalik W., Hasse L., Szcześniak P.: Komputerowa weryfikacja układów cyfrowych CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia// Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej. -., nr. nr 23 (2007), s.105-108
- Verified by:
- Gdańsk University of Technology
seen 70 times