OBLICZANIE MODUŁU LICZBY ZESPOLONEJ W FPGA Z UŻYCIEM ALGORYTMU CORDIC

Maciej Czyżak; Robert Smyk

OBLICZANIE MODUŁU LICZBY ZESPOLONEJ W FPGA Z UŻYCIEM ALGORYTMU CORDIC

Abstract

W pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanejwersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowanozależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetykizmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej.Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega nawprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszeniamaksymalnego błędu. Wartość korekcji jest ustalana na podstawie stosunku współrzędnychuzyskanych po piątym stopniu iteracyjnym. Korekcja pozwala na około dwukrotnąredukcję błędu maksymalnego. W pracy pokazano też przykładową architekturę układurealizującego zmodyfikowany algorytm w układzie FPGA.

Authors (2)

Cite as

Full text

full text is not available in portal

full content of the article see on external site open in new tab

Keywords

MODUŁ LICZBY ZESPOLONEJ, CORDIC, FPGA

Details

Category:: Articles
Type:: artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Published in:: Poznan University of Technology Academic Journals. Electrical Engineering pages 161 - 171,
ISSN: 1897-0737
Language:: Polish
Publication year:: 2015
Bibliographic description:: Czyżak M., Smyk R.: OBLICZANIE MODUŁU LICZBY ZESPOLONEJ W FPGA Z UŻYCIEM ALGORYTMU CORDIC// Poznan University of Technology Academic Journals. Electrical Engineering. -., nr. 84 (2015), s.161-171
Verified by:: Gdańsk University of Technology