Sensor CMOS z inteligentną siecią pikseli o strukturze warstwowej do szybkiej rejestracji i jednoczesnego wydobywania informacji z obrazu - Projekt - MOST Wiedzy

Wyszukiwarka

Sensor CMOS z inteligentną siecią pikseli o strukturze warstwowej do szybkiej rejestracji i jednoczesnego wydobywania informacji z obrazu

Celem projektu jest wykonanie w postaci układu scalonego CMOS nowatorskiego sensora wizyjnego o małym poborze mocy do szybkiej rejestracji i inteligentnego wstępnego przetwarzania obrazu. Będzie on zdolny do rejestracji obrazu z szybkością ponad tysiąca klatek na sekundę, z jednoczesną realizacją funkcji przetwarzania obrazu wspierających złożone obliczeniowo i energochłonne algorytmy takie jak np.: wydobywanie punktów kluczowych, estymacja głębi, kompresja obrazu, itp. Proponowany sensor będzie inspirowany budową naturalnego narządu wzroku, w którym warstwa detekcji światła jest rozdzielona od kolejnej warstwy przetwarzania obrazu. Przepływ informacji między warstwami odbywa się w sposób całkowicie równoległy. Zdolność efektywnego przetwarzania obrazu wynika między innymi z istnienia złożonej sieci wzajemnych połączeń między jednostkami przetwarzającymi. Do budowy warstwowego sensora najkorzystniej jest zastosować technologię nieplanarnych układów scalonych (Vertial-IC, 3D-IC). W znanych rozwiązaniach, do realizacji równoległego połączenia między warstwami (tj. układami scalonymi) stosuje się przelotki TSV (Through Silicon Via). Jednakże, technologia TSV charakteryzuje się wysokimi kosztami i niskim uzyskiem produkcyjnym. Wnioskodawcy zamierzają przesyłać dane między układami scalonymi bezprzewodowo, za pomocą sprzężenia pojemnościowego lub indukcyjnego. Ta metoda nie wymaga żadnej ingerencji w strukturę materiałową układu scalonego i nie wiąże się z dużymi kosztami. Ponadto, sprzężenie pojemnościowe (lub indukcyjne) o wiele bardziej nadaje się do równoległego przesyłania informacji z setek tysięcy fotosensorów, które są gęsto upakowane na powierzchni układu scalonego. W odniesieniu do realizacji biologicznie inspirowanej warstwy przetwarzającej, wnioskodawcy zamierzają zastosować nowe podejście konstrukcyjne. Proponuje się prawie całkowitą rezygnację z układów analogowych na rzecz bardziej precyzyjnych układów cyfrowych z nowatorskim sposobem realizacji złożonych połączeń siatkówkowych w planarnym układzie scalonym. Znaczenie projektu dla Politechniki Gdańskiej. Obok walorów poznawczych, wyniki projektu mogą być wykorzystane w pracach kwalifikacyjnych na PG np. rozprawach doktorskich i habilitacyjnych. Osiągnięte wyniki mogą być też podstawą do opracowania rozwiązań komercyjnych, które mogą się znaleźć w ofercie PG.

Informacje szczegółowe

Program finansujący:
OPUS
Instytucja:
Narodowe Centrum Nauki (NCN) (National Science Centre)
Porozumienie:
UMO-2016/23/B/ST7/03733 z dnia 2017-07-14
Okres realizacji:
2017-07-14 - 2022-07-13
Kierownik projektu:
prof. dr hab. inż. Stanisław Szczepański
Realizowany w:
Katedra Systemów Mikroelektronicznych
Wartość projektu:
791 700.00 PLN
Typ zgłoszenia:
Krajowy Program Badawczy
Pochodzenie:
Projekt krajowy
Weryfikacja:
Politechnika Gdańska

Filtry

wszystkich: 11

  • Kategoria

  • Rok

  • Opcje

wyczyść Filtry wybranego katalogu niedostępne

Katalog Projektów

Rok 2024

  • In-ADC, Rank-Order Filter for Digital Pixel Sensors

    This paper presents a new implementation of the rank-order filter, which is established on a parallel-operated array of single-slope (SS) analog-to-digital converters (ADCs). The SS ADCs use an “on-the-ramp processing” technique, i.e., filtration is performed along with analog-to-digital conversion, so the final states of the converters represent a filtered image. A proof-of-concept 64 × 64 array of SS ADCs, integrated with MOS...

    Pełny tekst do pobrania w portalu

Rok 2023

Rok 2022

Rok 2021

Rok 2020

Rok 2018

wyświetlono 410 razy