Design of a 3.3V four-quadrant analog CMOS multiplier - Publikacja - MOST Wiedzy

Wyszukiwarka

Design of a 3.3V four-quadrant analog CMOS multiplier

Abstrakt

W pracy przedstawiono dwa czterokwadrantowe mnożniki analogowe CMOS pracujące przy napięciu zasilania 3.3V. Układy wykorzystują tranzystory MOS pracujące zarówno w zakresie nasycenia jak i w zakresie triodowym. Wyniki symulacji komputerowych pokazują, że współczynnik zawartości harmonicznych (THD) sygnału wyjściowego jest mniejszy niż 0.75% dla sygnału wejściowego o amplitudzie 1V o częstotliwości 10MHz. Pasmo 3dB układu wynosi ok. 1GHz, a pobór mocy 1.4mW.

Pełna treść

Informacje szczegółowe

Kategoria:
Publikacja w czasopiśmie
Typ:
artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Opublikowano w:
Bulletin of the Polish Academy of Sciences-Technical Sciences nr 51, strony 163 - 172,
ISSN: 0239-7528
Język:
angielski
Rok wydania:
2003
Opis bibliograficzny:
Szczepański S., Kozieł S.: Design of a 3.3V four-quadrant analog CMOS multiplier// Bulletin of the Polish Academy of Sciences-Technical Sciences. -Vol. 51., nr. 2 (2003), s.163-172
Weryfikacja:
Politechnika Gdańska

wyświetlono 14 razy

Publikacje, które mogą cię zainteresować

Meta Tagi