FPGA realization of an improved alpha max plus beta min algorithm

Robert Smyk; Maciej Czyżak

FPGA realization of an improved alpha max plus beta min algorithm

Abstrakt

The generalized improved version of the alpha max plus beta min square-rooting algorithm and its realization in the Field Programmable Gate Array (FPGA) are presented. The algorithm computes the square root to calculate the approximate magnitude of a complex sample. It is especially useful for pipelined calculations in the DSP. In case of four approximation regions it is possible to reduce the peak error form 3.95% to 0.33%. This is attained by determination of the approximate ratio of arguments and adequate selection of algorithm coefficients. Four approximation regions are used and hence four sets of coefficients. Also a Xilinx FPGA implementation for 12-bit sign magnitude numbers is shown.

Autorzy (2)

Cytuj jako

Pełna treść

pobierz publikację

pobrano 18 razy

Wersja publikacji: Accepted albo Published Version
Licencja: otwiera się w nowej karcie

Słowa kluczowe

MAGNITUDE ESTIMATION, FPGA

Informacje szczegółowe

Kategoria:: Publikacja w czasopiśmie
Typ:: artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Opublikowano w:: Poznan University of Technology Academic Journals. Electrical Engineering nr 80, strony 151 - 160,
ISSN: 1897-0737
Język:: angielski
Rok wydania:: 2014
Opis bibliograficzny:: Smyk R., Czyżak M.: FPGA realization of an improved alpha max plus beta min algorithm// Poznan University of Technology Academic Journals. Electrical Engineering. -Vol. 80., (2014), s.151-160
Weryfikacja:: Politechnika Gdańska