FPGA realization of the high-speed binary-to-residue converter - Publikacja - MOST Wiedzy

Twoje konto

zaloguj

Wyszukiwarka

FPGA realization of the high-speed binary-to-residue converter

Abstrakt

przedstawiono architekturę i realizację w technologii fpga konwertera z systemu binarnego do systemu resztowego. algorytm konwertera oparty jest na podziale słowa wejściowego na segmenty 4-bitowe i następnie obliczeniu reszty liczby reprezentowanej przez dany segment, sumowaniu binarnym przy zastosowaniu csa i redukcji modulo w układzie dwuoperandowego sumatora modulo.

Autorzy (2)

Cytuj jako

Pełna treść

pełna treść publikacji nie jest dostępna w portalu

Słowa kluczowe

Informacje szczegółowe

Kategoria:
Aktywność konferencyjna
Typ:
publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
Tytuł wydania:
Transactions on computer applications in electrical engineering : XIII conference ZKwE'08, Poznan, April 14-16, 2008 strony 325 - 326
Język:
angielski
Rok wydania:
2008
Opis bibliograficzny:
Czyżak M., Smyk R.: FPGA realization of the high-speed binary-to-residue converter// Transactions on computer applications in electrical engineering : XIII conference ZKwE'08, Poznan, April 14-16, 2008/ ed. [scientific ed. Ryszard Nawrowski] ; Institute of Electrical Engineering and Electronics, Poznan University of Technology. Poznań: Poznan University of Technology. Institute of Electrical Engineering and Electronics, 2008, s.325-326
Weryfikacja:
Politechnika Gdańska

wyświetlono 64 razy

Publikacje, które mogą cię zainteresować

High-speed binary-to-residue converter with the reduced input layer

2007

FPGA realization of the high-speed residue-to-binary converter based on chinese remainder theorem

2010

High-speed binary-to-residue converter with improved architecture.

2004

FPGA implementation of reverse residue conversion based on the new Chinese Remainder Theorem II- Part I

2012
Meta Tagi