High-speed fpga pipelined binary-to-residue converter - Publikacja - MOST Wiedzy

Wyszukiwarka

High-speed fpga pipelined binary-to-residue converter

Abstrakt

w pracy przedstawiono architekturę przepływowego konwertera z systemu z uzupełnieniem do 2 z systemu binarnego. zastosowano segmentację słowa wejściowego ze wstępną inwersją dla liczb ujemnych. reszty liczb reprezentowanych przez poszczególne segmenty są obliczane poprzez odczyt z pamięci adresowanej binarną reprezentacją segmentu. otrzymane reszty sumowane są w wielooperandowym sumatorze modulo z korekcją reszty dla liczb ujemnych.pracę przepływową umożliwają zatrzaski umieszczone pomiędzy poszczególnymi warstwami konwertera.

Cytuj jako

Pełna treść

pełna treść publikacji nie jest dostępna w portalu

Słowa kluczowe

Informacje szczegółowe

Kategoria:
Publikacja w czasopiśmie
Typ:
artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Opublikowano w:
ELECTRICAL ENGINEERING strony 65 - 72,
ISSN: 0948-7921
Język:
angielski
Rok wydania:
2008
Opis bibliograficzny:
Czyżak M., Smyk R.: High-speed fpga pipelined binary-to-residue converter // ELECTRICAL ENGINEERING. -., nr. iss. 58 (2008), s.65-72
Weryfikacja:
Politechnika Gdańska

wyświetlono 17 razy

Publikacje, które mogą cię zainteresować

Meta Tagi