Search
Abstract
przedstawiono architekturę i realizację w technologii fpga konwertera z systemu binarnego do systemu resztowego. algorytm konwertera oparty jest na podziale słowa wejściowego na segmenty 4-bitowe i następnie obliczeniu reszty liczby reprezentowanej przez dany segment, sumowaniu binarnym przy zastosowaniu csa i redukcji modulo w układzie dwuoperandowego sumatora modulo.
Authors (2)
Cite as
Full text
full text is not available in portal
Keywords
Details
- Category:
- Conference activity
- Type:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Title of issue:
- Transactions on computer applications in electrical engineering : XIII conference ZKwE'08, Poznan, April 14-16, 2008 strony 325 - 326
- Language:
- English
- Publication year:
- 2008
- Bibliographic description:
- Czyżak M., Smyk R.: FPGA realization of the high-speed binary-to-residue converter// Transactions on computer applications in electrical engineering : XIII conference ZKwE'08, Poznan, April 14-16, 2008/ ed. [scientific ed. Ryszard Nawrowski] ; Institute of Electrical Engineering and Electronics, Poznan University of Technology. Poznań: Poznan University of Technology. Institute of Electrical Engineering and Electronics, 2008, s.325-326
- Verified by:
- Gdańsk University of Technology
seen 64 times