Abstract
przedstawiono architekturę szybkiego konwertera z systemu binarnego do systemu resztowego dla modułów 5-bitowych. Algorytm konwersji oparty jest na dodawaniu binarnym reszt potęg liczby 2 obliczonych modulo m i redukcji modulo m sumy dla poszczególnych modułów bazy systemu resztowego. Warstwa wejciowa konwertera jest redukowana poprzez wykorzystanie wspólnych elementów układu dla odpowiednio zestawionych par modułów.
Author (1)
Cite as
export:
Loading...
Full text
full text is not available in portal
Keywords
Details
- Category:
- Conference activity
- Type:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Title of issue:
- Computer Applications in Electrical Engineering : XII conference ZKwE'07, Poznan, April 16-18, 2007 : proceedings strony 17 - 18
- Language:
- English
- Publication year:
- 2007
- Bibliographic description:
- Czyżak M.: High-speed binary-to-residue converter with the reduced input layer// Computer Applications in Electrical Engineering : XII conference ZKwE'07, Poznan, April 16-18, 2007 : proceedings/ ed. [scientific ed.: Ryszard Nawrowski] ; Institute of Electrical Engineering and Electronics, Poznan University of Technology. Poznań: Poznan University of Technology. Institute of Electrical Engineering and Electronics, 2007, s.17-18
- Verified by:
- Gdańsk University of Technology
seen 101 times