Wyszukiwarka
Abstrakt
przedstawiono architekturę szybkiego konwertera z systemu binarnego do systemu resztowego dla modułów 5-bitowych. Algorytm konwersji oparty jest na dodawaniu binarnym reszt potęg liczby 2 obliczonych modulo m i redukcji modulo m sumy dla poszczególnych modułów bazy systemu resztowego. Warstwa wejciowa konwertera jest redukowana poprzez wykorzystanie wspólnych elementów układu dla odpowiednio zestawionych par modułów.
Cytuj jako
Pełna treść
pełna treść publikacji nie jest dostępna w portalu
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Aktywność konferencyjna
- Typ:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Tytuł wydania:
- Computer Applications in Electrical Engineering : XII conference ZKwE'07, Poznan, April 16-18, 2007 : proceedings strony 17 - 18
- Język:
- angielski
- Rok wydania:
- 2007
- Opis bibliograficzny:
- Czyżak M.: High-speed binary-to-residue converter with the reduced input layer// Computer Applications in Electrical Engineering : XII conference ZKwE'07, Poznan, April 16-18, 2007 : proceedings/ ed. [scientific ed.: Ryszard Nawrowski] ; Institute of Electrical Engineering and Electronics, Poznan University of Technology. Poznań: Poznan University of Technology. Institute of Electrical Engineering and Electronics, 2007, s.17-18
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 94 razy