Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs

Henryk Krawczyk; Tomasz Madajczak

Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs

Abstrakt

Artykuł prezentuje koncepcje zintegrowania sekcji krytycznych opartych o układ SHECS (współdzielony jawny cache system) ze sprzętowym menadżerem zadań SMP w zintegrowanych architekturach wieloprocesorowych z wielowątkowością sprzętową (TLP-CMPs). Przedstawione jest porównanie wydajności zintegrowania sekcji krytycznych SHECS z programowym menadżerem zadań SMP względem użycia sprzętowego menadżera zadań SMP. Środowiskiem wykonania badań był symulator procesora sieciowego IXP 2800.

Autorzy (2)

Cytuj jako

Pełna treść

pełna treść publikacji nie jest dostępna w portalu

pełna treść artykułu zobacz w serwisie zewnętrznym otwiera się w nowej karcie

Słowa kluczowe

Informacje szczegółowe

Kategoria:: Aktywność konferencyjna
Typ:: materiały konferencyjne indeksowane w Web of Science
Tytuł wydania:: PARELEC 2006 : International Conference on Parallel Computing in Electrical Engineering, Bialystok, Poland, September 13-17, 2006 strony 62 - 67
Język:: angielski
Rok wydania:: 2006
Opis bibliograficzny:: Krawczyk H., Madajczak T..: Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs, W: PARELEC 2006 : International Conference on Parallel Computing in Electrical Engineering, Bialystok, Poland, September 13-17, 2006, 2006, IEEE Computer Society,.
Weryfikacja:: Politechnika Gdańska