Design of a 3.3V four-quadrant analog CMOS multiplier - Publication - Bridge of Knowledge

Search

Design of a 3.3V four-quadrant analog CMOS multiplier

Abstract

W pracy przedstawiono dwa czterokwadrantowe mnożniki analogowe CMOS pracujące przy napięciu zasilania 3.3V. Układy wykorzystują tranzystory MOS pracujące zarówno w zakresie nasycenia jak i w zakresie triodowym. Wyniki symulacji komputerowych pokazują, że współczynnik zawartości harmonicznych (THD) sygnału wyjściowego jest mniejszy niż 0.75% dla sygnału wejściowego o amplitudzie 1V o częstotliwości 10MHz. Pasmo 3dB układu wynosi ok. 1GHz, a pobór mocy 1.4mW.

Cite as

Full text

full text is not available in portal

Keywords

Details

Category:
Articles
Type:
artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Published in:
Bulletin of the Polish Academy of Sciences-Technical Sciences no. 51, pages 163 - 172,
ISSN: 0239-7528
Language:
English
Publication year:
2003
Bibliographic description:
Szczepański S., Kozieł S.: Design of a 3.3V four-quadrant analog CMOS multiplier// Bulletin of the Polish Academy of Sciences-Technical Sciences. -Vol. 51., nr. 2 (2003), s.163-172
Verified by:
Gdańsk University of Technology

seen 83 times

Recommended for you

Meta Tags