Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs

Henryk Krawczyk; Tomasz Madajczak

Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs

Abstract

Artykuł prezentuje koncepcje zintegrowania sekcji krytycznych opartych o układ SHECS (współdzielony jawny cache system) ze sprzętowym menadżerem zadań SMP w zintegrowanych architekturach wieloprocesorowych z wielowątkowością sprzętową (TLP-CMPs). Przedstawione jest porównanie wydajności zintegrowania sekcji krytycznych SHECS z programowym menadżerem zadań SMP względem użycia sprzętowego menadżera zadań SMP. Środowiskiem wykonania badań był symulator procesora sieciowego IXP 2800.

Authors (2)

Cite as

Full text

full text is not available in portal

full content of the article see on external site open in new tab

Keywords

Details

Category:: Conference activity
Type:: materiały konferencyjne indeksowane w Web of Science
Title of issue:: PARELEC 2006 : International Conference on Parallel Computing in Electrical Engineering, Bialystok, Poland, September 13-17, 2006 strony 62 - 67
Language:: English
Publication year:: 2006
Bibliographic description:: Krawczyk H., Madajczak T..: Integrating SHECS-based critical sections with hardware SMP scheduler in TLP-CMPs, W: PARELEC 2006 : International Conference on Parallel Computing in Electrical Engineering, Bialystok, Poland, September 13-17, 2006, 2006, IEEE Computer Society,.
Verified by:: Gdańsk University of Technology