Realizacja algorytmów szyfrowania symetrycznego w układach FPGA Xilinx Virtex II.

Marek Strachacki

Realizacja algorytmów szyfrowania symetrycznego w układach FPGA Xilinx Virtex II.

Abstract

W pracy zaprezentowano realizację algorytmów szyfrowania symetrycznego w układach FPGA firmy Xilinx z najnowszej rodziny Virtex II. Podkreślono zalety użycia układów programowalnych w systemach kryptograficznych w stosunku do układów ASIC oraz rozwiązań programowych. Przedstawiono struktury szyfrów blokowych Rijndael, Serpent i Twofish oraz moduły składowe i sposób ich realizacji w układach FPGA. Porównano architektury przetwarzania stosowane w szyfrach blokowych i wykazano potrzebę użycia architektur iteracyjnych. Przedyskutowano przyjęte założenia i strategię projektowania. Uzyskano najwyższe z dotąd publikowanych przepustowości dla architektur iteracyjnych: Rijndael-1486 Mbps, Serpent-954 Mbps, Twofish-256 Mbps. Porównano te wyniki z innymi wynikami z ośrodków uniwersyteckich. Przedstawiono zależność przepustowości od zużywanych zasobów, co pozwala wnioskować o skalowalności algorytmów.Przeanalizowano operacje zużywające największą ilość zasobów oraz wprowadzające największe opóźnienie i na tej podstawie wskazano możliwości dalszej optymalizacji. Zaprezentowano także kierunki przyszłych badań: optymalizację architektur i modułów logicznych oraz podział funkcjonalności pomiędzy sprzęt i oprogramowanie.

Author (1)

Marek Strachacki

Cite as

Full text

full text is not available in portal

Keywords

Details

Category:: Conference activity
Type:: publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
Title of issue:: Materiały VI Krajowej Konferencji Naukowej RUC´2003. Reprogramowalne Układy Cyfrowe. strony 171 - 178
Language:: Polish
Publication year:: 2003
Bibliographic description:: Strachacki M.: Realizacja algorytmów szyfrowania symetrycznego w układach FPGA Xilinx Virtex II.// Materiały VI Krajowej Konferencji Naukowej RUC´2003. Reprogramowalne Układy Cyfrowe./ Szczecin: P. Szczec., 2003, s.171-178
Verified by:: Gdańsk University of Technology