Search
Search results for: ARYTMETYKA RESZTOWA
-
FPGA realization of the high-speed binary-to-residue converter
Publicationprzedstawiono architekturę i realizację w technologii fpga konwertera z systemu binarnego do systemu resztowego. algorytm konwertera oparty jest na podziale słowa wejściowego na segmenty 4-bitowe i następnie obliczeniu reszty liczby reprezentowanej przez dany segment, sumowaniu binarnym przy zastosowaniu csa i redukcji modulo w układzie dwuoperandowego sumatora modulo.
-
Fast RNS combinational multipliers for small moduli
Publicationzaprezentowano nowe struktury mnożników modulo m oraz mnożników modulom przez stałą dla modułów 5-bitowych. w zaproponowanym algorytmie projektowania zastosowano kolejno redukcję modulo m potęg liczby 2, sumowanie binarne otrzymanych reszt, redukcję modulo do zakresu 2m oraz dwuoperandowe dodawanie modulo m. mnożnik resztowy w proponowanej strukturze posiada mniejsze opóźnienie niż inne znane mnożniki modulo i porównywalny iloczyn...
-
Fast rns scaling of signed numbers based on the chinese remainder theorem
PublicationPrzedstawiono architekturę szybkiego skalera resztowego dla liczb ze znakiem dla modułów 5-bitowych opartego na chińskim twierdzeniu o resztach. W architekturze zastosowano wyznaczanie projekcji ortogonalnych przy użyciu funkcji logicznych 5 zmiennych, sumator kodulo m/k oraz wejściowy konwerter do systemu resztowego. Operacja modulo m/k jest wykonywana przy zastosowaniu drzewa 4-operandowych sumatorów modulo 2m/k i końcowego...
-
Możliwości zastosowania arytmetyki resztowej w systemie rozmytym
PublicationW artykule przedstawiono możliwości zastosowania arytmetyki resztowej w systemie rozmytym implementowanym w układzie reprogramowalnym FPGA. Zastosowanie arytmetyki resztowej ma na celu przyspieszenie procesu wnioskowania, a w szczególności operacji wyostrzania. W pracy tej przedstawiono także wykorzystanie techniki tablicowania do opisu zmiennych lingwistycznych (ang. look-up table).
-
High-speed fpga pipelined binary-to-residue converter
Publicationw pracy przedstawiono architekturę przepływowego konwertera z systemu z uzupełnieniem do 2 z systemu binarnego. zastosowano segmentację słowa wejściowego ze wstępną inwersją dla liczb ujemnych. reszty liczb reprezentowanych przez poszczególne segmenty są obliczane poprzez odczyt z pamięci adresowanej binarną reprezentacją segmentu. otrzymane reszty sumowane są w wielooperandowym sumatorze modulo z korekcją reszty dla liczb ujemnych.pracę...
-
RSN reverse converter based on core function
Publicationzaprezentowano nową architekturę konwertera z systemu resztowego do systemu binarnego opartego na funkcji jądra dla modułów 5-bitowego. Zastosowano niekrytyczną funkcję jądra.Obliczanie funkcji jądra jest realizowane przy użyciu chińskiego twierdzenia dla funkcji jądra (CRTCF). Założono także, że jeden z modułów jest potegą 2. Architektura ta umożliwia zmniejszenie złożoności sprzętowej o ok. 12.5% w porównaniu z innymi architekturami...
-
High-speed binary-to-residue converter with the reduced input layer
Publicationprzedstawiono architekturę szybkiego konwertera z systemu binarnego do systemu resztowego dla modułów 5-bitowych. Algorytm konwersji oparty jest na dodawaniu binarnym reszt potęg liczby 2 obliczonych modulo m i redukcji modulo m sumy dla poszczególnych modułów bazy systemu resztowego. Warstwa wejciowa konwertera jest redukowana poprzez wykorzystanie wspólnych elementów układu dla odpowiednio zestawionych par modułów.
-
Design of a complex multiplier based on the convolution with the use of the polynomial residue number system
Publicationzaproponowano realizację mnożnika zespolonego opartego na algorytmie dekompozycyjnym skavantzosa i stouraitisa. mnożenie zespolone jest wykonywane jako splot 8-punktowy. przedstawiono przykład obliczeniowy i architekturę mnożnika dla małych liczb.
-
An improved high-speed residue-to-binary converter based on the chinese remainder theorem
Publicationw pracy zaprezentowano nowy szybki konwerter z systemu resztowego do systemu binarnego. Projekcje ortogonalne wyznaczane są przy użyciu funkcji logicznych pięciu zmiennych. Suma projekcji obliczana jest z zastosowaniem drzewa Wallace'a. Wektor sumy i wektor przeniesienia są dzielone na segmenty tak aby liczba reprezentowana łącznie przez obydwa segmenty o młodszych wagach nie przekraczała zakresu systemu resztowego,M. Bity segmentów...
-
Fpga implementation of the two-stage high-speed fir filter in residue arithmetic
Publicationw pracy przedstawiono implementację szybkiego, dwustopniowego kaskadowego filtru fir w technologii fpga z użyciem arytmetyki resztowej. zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości potokowania w związku z użyciem małych mnożników. zalety arytmetyki resztowej są ograniczane w pewnym stopniu koniecznością wykonywania skalowania po pierwszym stopniu filtru celem uniknięcia nadmiaru arytmetycznego. w...
-
FPGA realization of fir filter in residue arithmetic
Publicationw pracy zaprezentowano realizację fpga przepływowego filtru fir o stałych współczynnikach w arytmetyce resztowej z użyciem 8 5-bitowych modułów o łącznym zakresie liczbowym 37.07 bita. zastosowano formębezpośrednią fir. mnożenia wykonywane są przy użyciu odczytu z pamięci. sumowania w każdym z kanałów są realizowane przy zastosowaniu wielopoziomowej struktury sumatora opartego o 4-operandowe sumatory csa. w stopniu końcowym wykonywane...
-
The PRNS butterfly in the FPGA technology
PublicationW publikcaji zaprezentowano koncepcję realizacji motylka konwesji wejściowej w Wielomianowym Systemie Resztowym (Polynoamil Residue Number System, PRNS). Omówiono wykorzystanie reprezentacji liczb w systemie diminished-1 w prezentowanym rozwiązaniu oraz przedstawiono wynik syntezy ukłądu w środowisku Xilinx ISE.
-
FPGA realization of high-speed multi-stage FIR filter in residue arithmetic
PublicationW pracy przedstawiono implementację szybkiego wielostopniowego, kaskadowego filtru FIR w technologii FPGA. Zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości próbkowania w zwiżaku z użyciem małych mnożników. Zalety wynikające z uzycia arytmetyki resztowej sa w pewnym stopniu ograniczne koniecznością wykonania skalowania przy kaskadowym połaczeniu filtrów FIR, tak aby uniknąć nadmiaru arytmetycznego. W...
-
Realization of multi-operand modular adders in the FPGA technology
PublicationW pracy opisano projektowanie i realizację struktur wielooperandowych sumatorów modularnych (MOMA) w środowisku Xilinx FPGA z użyciem technologii Virtex-6. Projekt oparty jest na pamięciach LUT (26x1), które symulują małe pamięci RAM służące jako podstawowy komponent do realizacji sumatorów. W pracy pokazano MOMA dla dodawania modularnego operandów 5-bitowych. Najpierw rozważono ogólne struktury MOMA i następnie dwa podstawowe...
-
Design and realization of two-operand modular adders in the FPGA
PublicationW pracy zaprezentowano strukturę sumatorów modularnych w środowisku Xilinx z użyciem rodziny układów Virtex-6. Rozważono dwa typy sumatorów, jeden dla modułów 5-bitowych i drugi dla 6-bitowych. Zaprojektowano ich struktury i podano eksperymentalne wyniki implementacji.