Didn't find any results in this catalog!
But we have some results in other catalogs.Filters
total: 142
-
Catalog
- Publications 93 available results
- Journals 1 available results
- Publishing Houses 1 available results
- People 5 available results
- Inventions 12 available results
- Projects 4 available results
- Research Equipment 2 available results
- e-Learning Courses 10 available results
- Events 3 available results
- Open Research Data 11 available results
Search results for: CYFROWY ZNAK WODNY
-
Dwupoziomowe cyfrowe znakowanie obrazów nieruchomych.
PublicationPrzedstawiono metodę cyfrowego znakowania obrazów nieruchomych na dwóch poziomach. Cyfrowy znak wodny wprowadzony na pierwszym poziomie jest znakiem wrażliwym, pozwalającym na szybkie wykrycie manipulacji na obrazie. Znakowanie na drugim poziomie jest znakowaniem silnym (odpornym) w tym sensie, że jego usunięcie związane jest z tak dużym zniekształceniem obrazu, że staje się on bezużytecznym. Znakowanie to jest zabezpieczone kodem...
-
ZNAK
Journals -
Jaki znak twój?
PublicationArtykuł porusza problem nieumiejętnego kreowania tożsamości wizualnej przez uczelnie polskie.
-
Cyfrowy Urząd
PublicationW pracy podjęto tematykę wykorzystania internetu przez administrację samorządową do obsługi mieszkańców.
-
Architektura. Dom jako znak tożsamości
PublicationArchitektura to struktury z przestrzeni naszego otoczenia spełniające określone funkcje, przekazujące komunikaty, uformowane przez świadomego swojej roli artystę. Architekt jest nim w takiej samej mierze w jakiej musi być rzemieślnikiem, czy inżynierem. Trudno łączyć te konieczności. Dlatego czasem architekt poprzestaje na architektonicznej rzeźbie ideowej, modelu, który dzięki swojej syntetycznej powściągliwości jest bardziej...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublicationW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublicationW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
Szybki pojazd wodny napedzany siłą mięśni ludzkich
PublicationNa tle tak mocno technologicznego świata wciąż odżywają idee urządzeń czerpiących energię ze źródeł naturalnych: a to samoloty napędzane energią słoneczną, a to pojazdy kołowe napędzane siłą wiatru. Jednym z takich wyzwań jest konstrukcja szybkiego pojazdu wodnego napędzanego siłą mięśni załogi i udział w regatach takich pojazdów - International Waterbike Regatta (IWR) zwanych potocznie Waterbike.
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...