Wyszukiwarka
Abstrakt
W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami implementacji algorytmów ME. Funkcjonalność systemu akceleratora została szczegółowo opisana w komunikacie. System został zoptymalizowany do współpracy z oprogramowaniem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD.
Autorzy (3)
Cytuj jako
Pełna treść
pełna treść publikacji nie jest dostępna w portalu
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Aktywność konferencyjna
- Typ:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Tytuł wydania:
- XIII KRAJOWA KONFERENCJA ELEKTRONIKI strony 487 - 492
- Język:
- polski
- Rok wydania:
- 2014
- Opis bibliograficzny:
- Kłosowski M., Pankiewicz B., Wójcikowski M.: Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264// XIII KRAJOWA KONFERENCJA ELEKTRONIKI/ ed. Włodzimierz Janke Koszalin: PTETiS-Gdańsk, Wydział Elektroniki i Informatyki Politechniki Koszalińskiej, 2014, s.487-492
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 108 razy