Wyszukiwarka
Abstrakt
W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo.
Autorzy (3)
Cytuj jako
Pełna treść
pobierz publikację
pobrano 45 razy
- Wersja publikacji
- Accepted albo Published Version
- Licencja
-
otwiera się w nowej karcie
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Publikacja w czasopiśmie
- Typ:
- artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
- Opublikowano w:
-
Przegląd Elektrotechniczny
strony 54 - 57,
ISSN: 0033-2097 - Język:
- polski
- Rok wydania:
- 2014
- Opis bibliograficzny:
- Kłosowski M., Pankiewicz B., Wójcikowski M.: Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264// Przegląd Elektrotechniczny. -., nr. 9 (2014), s.54-57
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 108 razy