Wyszukiwarka
dr hab. inż. Bogdan Pankiewicz
Zatrudnienie
- Profesor uczelni w Katedra Systemów Mikroelektronicznych
Publikacje
Filtry
wszystkich: 54
Katalog Publikacji
Rok 2002
-
A field programmable analog array for CMOS continuous-time OTA-C filter applications
PublikacjaW artykule opisano programowalny wzmacniacz transkonduktancyjny oraz konfigurowalny blok analogowy CAB składający się ze wzmacniacza transkonduktancyjnego, kluczy oraz programowalnego kondensatora. Z bloków CAB można zbudować uniwersalne, programowalne filtry. Wzmacniacz transkondukancyjny został przesymulowany oraz wykonany w technologii CMOS. Wyniki pomiarów pokazują, że transkonduktancja wzmacniacza może być przestrajana ponad...
-
Analogowe filtry CMOS OTA-C czasu ciągłego realizowane w strukturach pro- gramowalnych.**2002, s. 7-113, 95 rys. 12 tab. maszyn. Rozprawa doktorska ( 22.10.2002 ) PG Wydz. Elektr. Telekom. i Informat. Promotor: prof. dr hab. inż. Michał Białko
Publikacja.
Rok 2022
-
A Surrogate-Assisted Measurement Correction Method for Accurate and Low-Cost Monitoring of Particulate Matter Pollutants
PublikacjaAir pollution involves multiple health and economic challenges. Its accurate and low-cost monitoring is important for developing services dedicated to reduce the exposure of living beings to the pollution. Particulate matter (PM) measurement sensors belong to the key components that support operation of these systems. In this work, a modular, mobile Internet of Things sensor for PM measurements has been proposed. Due to a limited...
Rok 2015
-
Accelerated simulation-driven design optimisation of compact couplers by means of two-level space mapping
PublikacjaIn this study, the authors discuss a robust and efficient technique for rapid design of compact couplers. The approach exploits two-level space mapping (SM) correction of an equivalent circuit model of the coupler structure under design. The first SM layer (local correction) is utilised to ensure good matching between the equivalent circuit and the electromagnetic model at the component level. Subsequent global correction allows...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowyakcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologiiUMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
COMPARISON OF SYSTEM ON CHIP TECHNOLOGIES FOR SPACE APPLICATIONS
PublikacjaThe paper presents a review of technologies available for the implementation of digital and mixed signal systems, particularly the system on a chip (SoC) for space applications. The phenomena encountered in the space environment are briefly presented, together with the known solutions, regarding the design of complex electronic systems. The most important norms regarding single die integrated circuits designed for space are also...
-
Cost-Efficient Design Methodology for Compact Rat-Race Couplers
PublikacjaIn this article, a reliable and low-cost design methodology for simulation-driven optimization of miniaturized rat-race couplers (RRCs) is presented. We exploit a two-stage design approach, where a composite structure (a basic building block of the RRC structure) is first optimized using a pattern search algorithm, and, subsequently, the entire coupler is tuned by means of surrogate-based optimization (SBO) procedure. SBO is executed...
Rok 2016
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
Rok 2007
-
Algorytm detekcji obiektów ruchomych metodą odejmowania tła dla sprzętowej relizcji w sieci sensorowej.
PublikacjaW artykule opisano algorytm detekcji obiektów ruchomych, nadający się do implementcji sprzętowej i przeznaczony do monitorownia pojazdów uczestniczących w ruchu ulicznym, obserwowanych przez stacjonarną kamerę niskiej rozdzielczości. Algorytm przewidziany jest do zastosownia w sieciach sensorowych.
-
COMPARISON OF SOFTWARE AND HARDWARE REALIZATION OF AES CRYPTOGRAPHIC ALGORITHM
PublikacjaIn this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II FPGA and were practically tested. As the criteria of comparison, the resource utilization, achieved performance and power dissipation were chosen. Hardware realization increases throughput of conversion about 190 times over software implementation and decreases the energy...
Rok 2008
-
an intelligent image processing sensor - the algorithm and the hardware implementation
PublikacjaW artykule przedstawiono algorytm przeznaczony do rozpoznawania obiektów ruchomych w obrazie do celu analizy ruchu pojazdów. Algorytm został zrealizowany w układzie FPGA.Ang.: This paper describes the idea and theimplementation of the robust algorithm dedicated toextraction of moving vehicles from real-time cameraimages for the evaluation of traffic parameters, suchas the number of vehicles, their direction of movementand their...
Rok 2021
-
Application of Open-Hardware-Based Solutions for Rapid Transition From Stationary to the Remote Teaching Model During Pandemic
PublikacjaWhile research indicates usefulness of remote laboratories in teaching of digital hardware systems, their main application is to complement stationary classes. This work presents a low-cost, scalable architecture that supports rapid transformation of teaching to a model based solely on remote access mechanisms. Background: Adaptation of online laboratory solutions from the literature to en-masse teaching of digital circuits is...
Rok 2013
-
ASIC Design Example of Complex SoC with FPGA Prototyping
PublikacjaThe paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system...
-
ASIC Design Example of Complex SoC with FPGA Prototyping
PublikacjaThe paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system...
Rok 2014
-
Bulk linearized CMOS differential pair transconductor for continuous-time OTA-C filter design
PublikacjaIn this paper, the MOS differential pair driven simultaneously from gates and bulk terminals is described. An approximated analytical solution of the voltage to current transfer function has been found for the proposed circuit. Four possible combinations of gate and bulk connections of the input signal are presented. Basing on the configuration giving the best linearity, the operational transconductance amplifier (OTA) has been designed...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
Rok 2010
-
Design of high frequency OTA in 130nm CMOS technology with single 1.2v power supply
PublikacjaW artykule przedstawiono wzmacniacz transkonduktancyjny OTA zasilany niskim napięciem i przeznaczony do użycia w filtrach czasu ciągłego w zakresie wysokich częstotliwości przetwarzanych sygnałów. Stopień wejściowy zbudowany jest w oparciu o inwertery CMOS. Wartość transkonduktancji wzmacniacza jest przestrajana z wykorzystaniem efektu podłożowego tranzystorów. Omówiono również układ dostrajania wzmacniacza. Brak wewnętrznych węzłów...
wyświetlono 2985 razy