Wyszukiwarka
Abstrakt
W artykule przedstawiono realizację sprzętową i programową szyfrującejo i deszyfrującego algorytmu AES.Obydwie implementacje zostały zralizowane z wykorzystaniem układu Virtex II i przetestowane. Jako kryterium porónawcze wybrano zużycie zasobów układu oraz wydajność. Realizacja sprzętowa wykonuje operację szyfrowania 2 dekady szybcie niż wersja programowa, ale wymaga pięciokrotnie więcej zasobówIn this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II device platform and were practically tested. As the criteria of comparison, the resource utilization and achieved performance were chosen. Hardware realization increases throughput of conversion more than two decades over software implementation, while resource utilization is about five times greater.
Cytuj jako
Pełna treść
pełna treść publikacji nie jest dostępna w portalu
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Aktywność konferencyjna
- Typ:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Tytuł wydania:
- // W: TEHOSS 2005 : IEEE International Conference on Technologies for Homeland Security and Safety : proceedings : Gdańsk, Poland, September 28-30, 2005 / ed. A. Stepnowski : co-ed. A. Ruciński, K. Kosmowski. - Gdańsk : Gdańsk Univ. Technol.**2005. - S. 235-238 : 3 rys., 5 tabl. - Bibliogr. 5 poz. - ISBN 83-917681-9-8Sprzętowy koprocesor kryptograficzny dla procesora wprogramowanego w układ typu SOC.
- Język:
- angielski
- Rok wydania:
- 2005
- Opis bibliograficzny:
- Wójcikowski M., Pankiewicz B.: Hardware cryptography coprocessor for system on chip soft processor// // W: TEHOSS 2005 : IEEE International Conference on Technologies for Homeland Security and Safety : proceedings : Gdańsk, Poland, September 28-30, 2005 / ed. A. Stepnowski : co-ed. A. Ruciński, K. Kosmowski. - Gdańsk : Gdańsk Univ. Technol.**2005. - S. 235-238 : 3 rys., 5 tabl. - Bibliogr. 5 poz. - ISBN 83-917681-9-8Sprzętowy koprocesor kryptograficzny dla procesora wprogramowanego w układ typu SOC./ : , 2005,
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 85 razy