Wyszukiwarka
Abstrakt
The paper presents a high-speed serial interface between external tester and Embedded Deterministic Test (EDT) compression logic hosted by SoC designs. With only a single bidirectional link, the system is capable of feeding distributed heterogeneous cores with hundreds of test channels. Moreover, it synergistically supports EDT bandwidth management to improve the overall test performance. A detailed study indicates a high potential of the serial EDT approach to handle large multicore SoC designs by deploying only a single serial interface and completing the entire test for stuck-at faults in less than one second. Experiments conducted with the help of FPGA–based evaluation platform confirm feasibility and a high effectiveness of the proposed solution.
Cytowania
-
0
CrossRef
-
0
Web of Science
-
2
Scopus
Autorzy (6)
-
Grzegorz Mrugalski
- Mentor Graphics) .
-
Nilanjan Mukherejee
- Mentor Graphics) .
-
Artur Pogiel
- Mentor Graphics) .
-
Janusz Rajski
- Mentor Graphics) .
-
Jerzy Tyszer
- Poznan University .
Cytuj jako
Pełna treść
pełna treść publikacji nie jest dostępna w portalu
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Aktywność konferencyjna
- Typ:
- publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
- Tytuł wydania:
- IEEE Asian Test Symposium 2014, Proceedings strony 74 - 80
- Język:
- angielski
- Rok wydania:
- 2014
- Opis bibliograficzny:
- Mrugalski G., Mukherejee N., Pogiel A., Rajski J., Trawka M., Tyszer J.: High-Speed Serial Embedded Deterministic Test for System-on-Chip Designs// IEEE Asian Test Symposium 2014, Proceedings/ : IEEE, 2014, s.74-80
- DOI:
- Cyfrowy identyfikator dokumentu elektronicznego (otwiera się w nowej karcie) 10.1109/ats.2014.25
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 78 razy
Publikacje, które mogą cię zainteresować
Test Design Patterns for Embedded Systems,
- J. Zander,
- A. M. Perez,
- I. Schieferdecker
- + 1 autorów