Power equalization of AES FPGA implementation - Publikacja - MOST Wiedzy

Wyszukiwarka

Power equalization of AES FPGA implementation

Abstrakt

This paper briefly introduces side channel attacks on cryptographic hardware with special emphasis on differential power analysis(DPA). Based on existing countermeasures against DPA, design method combining power equalization for synchronous and combinatorialcircuits has been proposed. AES algorithm has been implemented in Xilinx Spartan II-E field programmable gate array (FPGA) deviceusing the standard and power-equalized methods. Power traces for DPA have been collected using XPower tool. Simulation results showthat standard AES implementation can be broken after N=500 encryptions, while power-equalized counterpart shows no correlation between power consumption and the cipher key after N=2000 encryptions.

Pełna treść

pełna treść publikacji nie jest dostępna w portalu

Informacje szczegółowe

Kategoria:
Publikacja w czasopiśmie
Typ:
artykuł w czasopiśmie wyróżnionym w JCR
Opublikowano w:
Bulletin of the Polish Academy of Sciences-Technical Sciences nr 58, strony 125 - 128,
ISSN: 0239-7528
Język:
angielski
Rok wydania:
2010
Opis bibliograficzny:
Strachacki M., Szczepański S.: Power equalization of AES FPGA implementation// Bulletin of the Polish Academy of Sciences-Technical Sciences. -Vol. 58, nr. Iss. 1 (2010), s.125-128
Weryfikacja:
Politechnika Gdańska

wyświetlono 29 razy

Publikacje, które mogą cię zainteresować

Meta Tagi