FPGA realization of high-speed multi-stage FIR filter in residue arithmetic - Publikacja - MOST Wiedzy

Wyszukiwarka

FPGA realization of high-speed multi-stage FIR filter in residue arithmetic

Abstrakt

W pracy przedstawiono implementację szybkiego wielostopniowego, kaskadowego filtru FIR w technologii FPGA. Zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości próbkowania w zwiżaku z użyciem małych mnożników. Zalety wynikające z uzycia arytmetyki resztowej sa w pewnym stopniu ograniczne koniecznością wykonania skalowania przy kaskadowym połaczeniu filtrów FIR, tak aby uniknąć nadmiaru arytmetycznego. W pracy przedstawiono skaler w opaciu o ulepszony algorytm skalowania. Podano rezultaty implementacji dwóch filtrów rzędu N=128 w środowisku Xilinx FPGA.

Pełna treść

Informacje szczegółowe

Kategoria:
Aktywność konferencyjna
Typ:
publikacja w wydawnictwie zbiorowym recenzowanym (także w materiałach konferencyjnych)
Język:
angielski
Rok wydania:
2011
Opis bibliograficzny:
Czyżak M., Smyk R.: FPGA realization of high-speed multi-stage FIR filter in residue arithmetic// Ogólnopolska Konferencja Naukowo-Techniczna Modelowanie, Symulacja i Zastosowania w Technice, MSiZwT'11, Kościelisko, 13-17 czerwca 2011/ ed. Oddział Warszawskiego Polskiego Towarzystwa Elektrotechniki Teoretycznej i Stosowanej Wydziału Elektrycznego Politechniki Warszawskiej Warszawa: , 2011, s.189-191
Weryfikacja:
Politechnika Gdańska

wyświetlono 8 razy

Publikacje, które mogą cię zainteresować

Meta Tagi