Wyszukiwarka
Komputerowa weryfikacja układów cyfrowych CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
Abstrakt
W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć. Zbiór klastrów został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie, charakteryzujące się zmniejszeniem zapotrzebowania na moc, nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
Autorzy (5)
Cytuj jako
Pełna treść
pobierz publikację
pobrano 5 razy
- Wersja publikacji
- Accepted albo Published Version
- Licencja
-
otwiera się w nowej karcie
Słowa kluczowe
Informacje szczegółowe
- Kategoria:
- Publikacja w czasopiśmie
- Typ:
- artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
- Opublikowano w:
-
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
strony 105 - 108,
ISSN: 1425-5766 - Język:
- polski
- Rok wydania:
- 2007
- Opis bibliograficzny:
- Szcześniak W., Kozieł S., Jendernalik W., Hasse L., Szcześniak P.: Komputerowa weryfikacja układów cyfrowych CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia// Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej. -., nr. nr 23 (2007), s.105-108
- Weryfikacja:
- Politechnika Gdańska
wyświetlono 102 razy