Zakłócenia sprzężenia podłożowego w układach scalonych CMOS - Publikacja - MOST Wiedzy

Wyszukiwarka

Zakłócenia sprzężenia podłożowego w układach scalonych CMOS

Abstrakt

Temat artykułu stanowią zagadnienia modelowania sprzężenia podłożowego w układach scalonych CMOS. Zaprezentowana została metoda modelowania podłoża oparta na funkcji Green´a, która pozwala projektantom wygenerować model podłoża na podstawie danych geometrycznych projektu topografii oraz danych technologicznych procesu. Na podstawie symulacji komputerowej dwóch mieszanych układów scalonych (oscylator pierścieniowy i "analogowy" tranzystor, macierz inwerterów i źródło prądowe) pokazano zakłócający wpływ części cyfrowej projektu na część analogową. Szczególną uwagę zwrócono na efektywność pierścieni zabezpieczających wykonanych w projektach topografii w celu minimalizacji zakłóceń.

Michał Białko, Zbigniew Felendzer, Mariusz Solecki. (2002). Zakłócenia sprzężenia podłożowego w układach scalonych CMOS. Elektronika : Konstrukcje, Technologie, Zastosowania, 43(6), 28-31. Retrieved from

Informacje szczegółowe

Kategoria:
Publikacja w czasopiśmie
Typ:
artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
Opublikowano w:
Elektronika : konstrukcje, technologie, zastosowania nr 43, strony 28 - 31,
ISSN: 0033-2089
Język:
polski
Rok wydania:
2002
Opis bibliograficzny:
Białko M., Felendzer Z., Solecki M.: Zakłócenia sprzężenia podłożowego w układach scalonych CMOS// Elektronika : konstrukcje, technologie, zastosowania. -Vol. 43., nr. 6 (2002), s.28-31

wyświetlono 1 razy

Meta Tagi