Nie znaleźliśmy wyników w zadanych kryteriach!
Ale mamy wyniki w innych katalogach.Filtry
wszystkich: 142
-
Katalog
- Publikacje 93 wyników po odfiltrowaniu
- Czasopisma 1 wyników po odfiltrowaniu
- Wydawnictwa 1 wyników po odfiltrowaniu
- Osoby 5 wyników po odfiltrowaniu
- Wynalazki 12 wyników po odfiltrowaniu
- Projekty 4 wyników po odfiltrowaniu
- Aparatura Badawcza 2 wyników po odfiltrowaniu
- Kursy Online 10 wyników po odfiltrowaniu
- Wydarzenia 3 wyników po odfiltrowaniu
- Dane Badawcze 11 wyników po odfiltrowaniu
Wyniki wyszukiwania dla: cyfrowy znak wodny
-
Dwupoziomowe cyfrowe znakowanie obrazów nieruchomych.
PublikacjaPrzedstawiono metodę cyfrowego znakowania obrazów nieruchomych na dwóch poziomach. Cyfrowy znak wodny wprowadzony na pierwszym poziomie jest znakiem wrażliwym, pozwalającym na szybkie wykrycie manipulacji na obrazie. Znakowanie na drugim poziomie jest znakowaniem silnym (odpornym) w tym sensie, że jego usunięcie związane jest z tak dużym zniekształceniem obrazu, że staje się on bezużytecznym. Znakowanie to jest zabezpieczone kodem...
-
ZNAK
Czasopisma -
Jaki znak twój?
PublikacjaArtykuł porusza problem nieumiejętnego kreowania tożsamości wizualnej przez uczelnie polskie.
-
Cyfrowy Urząd
PublikacjaW pracy podjęto tematykę wykorzystania internetu przez administrację samorządową do obsługi mieszkańców.
-
Architektura. Dom jako znak tożsamości
PublikacjaArchitektura to struktury z przestrzeni naszego otoczenia spełniające określone funkcje, przekazujące komunikaty, uformowane przez świadomego swojej roli artystę. Architekt jest nim w takiej samej mierze w jakiej musi być rzemieślnikiem, czy inżynierem. Trudno łączyć te konieczności. Dlatego czasem architekt poprzestaje na architektonicznej rzeźbie ideowej, modelu, który dzięki swojej syntetycznej powściągliwości jest bardziej...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublikacjaW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublikacjaW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
Szybki pojazd wodny napedzany siłą mięśni ludzkich
PublikacjaNa tle tak mocno technologicznego świata wciąż odżywają idee urządzeń czerpiących energię ze źródeł naturalnych: a to samoloty napędzane energią słoneczną, a to pojazdy kołowe napędzane siłą wiatru. Jednym z takich wyzwań jest konstrukcja szybkiego pojazdu wodnego napędzanego siłą mięśni załogi i udział w regatach takich pojazdów - International Waterbike Regatta (IWR) zwanych potocznie Waterbike.
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...