Search
dr inż. Robert Smyk
Employment
- Assistant Professor at Department of Control Engineering
Publications
Filters
total: 64
Catalog Publications
-
Implementacja w FPGA algorytmu detekcji krawędzi obrazu w czasie rzeczywistym
PublicationW artykule przedstawiono projekt architektury oraz implementację układową toru przetwarzania wstępnego obrazu z modułem detekcji krawędzi. Układ został zaimplementowany w FPGA Intel Cyclone. Zrealizowany moduł wykorzystuje pięć wybranych algorytmów wykrywania krawędzi, w tym Robertsa, Sobela i Prewitt.
-
Wykrywanie prostych w obrazie cyfrowym z wykorzystaniem transformacji Hougha
PublicationArtykuł prezentuje eksperymentalną analizę wpływu szumu o założonym poziomie na skuteczność wykrywania prostych w obrazie przy użyciu algorytmu Hougha. Analizę przeprowadzono przy użyciu opracowanej aplikacji obejmującej realizację procedury generacji szumu oraz algorytmu automatycznie wyznaczającego liczbę pikseli w funkcji jasności w przestrzeni Hougha. Zbadano wpływ poziomu szumu na różnicę w liczbach pikseli tworzących prostą...
-
Comparison of thresholding algorithms for automatic overhead line detection procedure
PublicationThe article presents an overview of the thresholding algorithms. It compares the algorithms proposed by Pun, Kittler, Niblack, Huang, Rosenfeld, Remesh, Lloyd, Riddler, Otsu, Yanni, Kapur and Jawahar. Additionally, it was tested how the tuning of the Pun, Jawahar and Niblack methods affects the thresholding efficiency and proposed a combination of the Pun algorithm with a priori algorithm. All presented algorithms have been implemented...
-
Sprzętowa implementacja transformacji Hougha w czasie rzeczywistym
PublicationW artykule przedstawiono implementację sprzętową w FPGA algorytmu do wykrywania kształtów aproksymowanych zbiorem linii prostych podczas przetwarzania obrazu cyfrowego w czasie rzeczywistym. W opracowanej strukturze sprzętowej podniesiono efektywność przetwarzania poprzez zastosowanie przetwarzania przepływowego, lookup table, wykorzystanie wyłącznie arytmetyki liczb całkowitych oraz rozproszenie pamięci głosowania. Eksperymentalnie...
-
Przegląd metod szybkiego prototypowania algorytmów uczenia maszynowego w FPGA
PublicationW artykule opisano możliwe do wykorzystania otwarte narzędzia wspomagające szybkie prototypowanie algorytmów uczenia maszynowego (ML) i sztucznej inteligencji (AI) przy użyciu współczesnych platform FPGA. Przedstawiono przykład szybkiej ścieżki przy realizacji toru wideo wraz z implementacją przykładowego algorytmu prze-twarzania w trybie na żywo.
-
Overhead wires detection by FPGA real-time image processing
PublicationThe paper presents design and hardware implementation of real-time image filtering for overhead wires detection divided on image processing and results presentation blocks. The image processing block was separated from the whole implementation, and its delay and hardware complexity was analysed. Also the maximum frequency of image processing of the proposed implementation was estimated.
-
Pipelined division of signed numbers with the use of residue arithmetic in FPGA
PublicationAn architecture of a pipelined signed residue divider for small number ranges is presented. The divider makes use of the multiplicative division algorithm where initially the reciprocal of the divisor is calculated and subsequently multiplied by the dividend. The divisor represented in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to reduce the needed length...
-
Design and implementation principles of FIReWORK ONLINE - the VHDL autogenerator for hardware structures
PublicationThe paper presents an aspects of remote autogeneration of hardware structures. The solution is an online application, that is running on the server side and allows to design a particular filters and other selected hardware and generate its structure in the form of VHDL, dedicated to FPGA design environments. The paper also addresses the problem of parameterization of algorithms used to generate the hardware structures and current...
-
Pipelined sceling of signed residue numbers with the mixed-radix conversion in the programmable gate array
PublicationIn this work a scaling technique of signed residue numbers is proposed. The method is based on conversion to the Mixed-Radix System (MRS) adapted for the FPGA implementation. The scaling factor is assumed to be a moduli product from the Residue Number System (RNS) base. Scaling is performed by scaling of terms of the mixed-radix expansion, generation of residue reprezentation of scaled terms, binary addition of these representations...
-
Scaling of numbers in residue arithmetic with the flexible selection of scaling factor
PublicationA scaling technique of numbers in resudue arithmetic with the flexible selection of the scaling factor is presented. The required scaling factor can be selected from the set of moduli products of the Residue Number System (RNS) base. By permutation of moduli of the number system base it is possible to create many auxilliary Mixed-Radix Systems associated with the given RNS with respect to the base, but they have different sets...
-
FIReWORK: FIR Filters Hardware Structures Auto-Generator
PublicationThe paper presents application called FIReWORK, that allows for automatic creation of the VHDL hardware structures of FIR filters. Automat- ically generated specialized hardware solutions dedicated to the FPGA and ASIC are commonly known as Intellectual Property Cores. The essential fu- ture of the application is easy initialization of FIR filter parameters in GUI, and then automatically design, calculate and generate the IP Core...
-
Pipelined division of signed numbers with the use of residue arithmetic for small number range with the programmable gate array
PublicationIn this work an architecture of the pipelined signed residue divider for the small number range is presented. Its operation is based on reciprocal calculation and multiplication by the dividend. The divisor in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to limit the look-up table address an algorithm based on segmentation of the divisor into two segments...
-
Scaling of signed residue numbers with mixed-radix conversion in FPGA with extended scaling factor selection
PublicationA scaling technique of signed residue numbers in FPGA is proposed. The technique is based on conversion of residue numbers to the Mixed-Radix System (MRS). The scaling factor is assumed to be a moduli product from the Residue Number System (RNS) base. Scaling is performed by scaling of MRS terms, the subsequent generation of residue representations of scaled terms, binary addition of these representations and generation of residues...
-
Implementation of discrete convolution using polynomial residue representation
PublicationConvolution is one of the main algorithms performed in the digital signal processing. The algorithm is similar to polynomial multiplication and very intensive computationally. This paper presents a new convolution algorithm based on the Polynomial Residue Number System (PRNS). The use of the PRNS allows to decompose the computation problem and thereby reduce the number of multiplications. The algorithm has been implemented in Xilinx...
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublicationW pracy zaprezentowano projektowanie i realizację obliczenia motylkowego dft dla podstawy 4 z użyciem zespolonego systemu resztowego (CRNS) i zmodyfikowanego kwadratowego systemu resztowego (MQRNS). System MQRNS oprócz własności dekompozycyjnych pozwala na realizację mnożenia zespolonego przy zastosowaniu trzech mnożeń rzeczywistych. Przedstawiono konwertery wejściowy CRNS/MQRNS i wyjściowy MQRNS/CRNS, mnożenie zespolone w MQRNS,...
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublicationW pracy przedstawiono algorytm realizacji mnożenia zespolonego z użyciem zmodyfikowanego kwadratowego zmodyfikowanego systemu liczbowego (mqrns) oraz jego zastosowanie do wykonania obliczenia motylkowego dft dla podstawy 4. pokazano też wstępne rezultaty implementacji w układzie xilinx fpga.
-
FPGA realization of the high-speed residue-to-binary converter based on chinese remainder theorem
PublicationW pracy przedstawiono architekturę, realizację FPGA oraz symulację numeryczną na poziomie bitowym szybkiego konwertera z systemu resztowego do systemu binarnego dla modułów 5-bitowych opartego na chińskim twierdzeniu o resztach. Algorytm konwertera obejmuje obliczanie projekcji ortogonalnych poprzez odczyt pamięci oraz sumowanie modulo M realizowane dwustopniowo, pierwszy stopień oparty o sumatory CSA umożliwia redukcję do zakresu...
-
Implementation of discrete convolution using polynomial residue representation
Publication -
Discrete convolution based on polynomial residue representation
PublicationThis paper presents the study of fast discrete convolution calculation with use of the Polynomial Residue Number System (PRNS). Convolution can be based the algorithm similar to polynomial multiplication. The residue arithmetic allows for fast realization of multiplication and addition, which are the most important arithmetic operations in the implementation of convolution. The practical aspects of hardware realization of PRNS...
-
FPGA realization of an improved alpha max plus beta min algorithm
PublicationThe generalized improved version of the alpha max plus beta min square-rooting algorithm and its realization in the Field Programmable Gate Array (FPGA) are presented. The algorithm computes the square root to calculate the approximate magnitude of a complex sample. It is especially useful for pipelined calculations in the DSP. In case of four approximation regions it is possible to reduce the peak error form 3.95% to 0.33%. This...
-
On configuration of residue scaling process in pipelined radix-4 MQRNS FFT processor
PublicationResidue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and outputs four complex residue numbers. In order to prevent the arithmetic overflow in the succesive stage, every number has to be scaled,...
-
On simplification of residue scaling process in pipelined Radix-4 MQRNS FFT processor
PublicationResidue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent arithmetic overflow intermediate results after each butterfly have to be...
-
Pipelined Two-Operand Modular Adders
PublicationPipelined two-operand modular adder (TOMA) is one of basic components used in digital signal processing (DSP) systems that use the residue number system (RNS). Such modular adders are used in binary/residue and residue/binary converters, residue multipliers and scalers as well as within residue processing channels. The structure of pipelined TOMAs is usually obtained by inserting an appropriate number of pipeline register layers within...
-
Realization of multi-operand modular adders in the FPGA technology
PublicationW pracy opisano projektowanie i realizację struktur wielooperandowych sumatorów modularnych (MOMA) w środowisku Xilinx FPGA z użyciem technologii Virtex-6. Projekt oparty jest na pamięciach LUT (26x1), które symulują małe pamięci RAM służące jako podstawowy komponent do realizacji sumatorów. W pracy pokazano MOMA dla dodawania modularnego operandów 5-bitowych. Najpierw rozważono ogólne struktury MOMA i następnie dwa podstawowe...
-
Analiza widmowa w czasie rzeczywistym prądów udarowych transformatora z zastosowaniem procesora FFT w technologii FPGA
PublicationW artykule przedstawiono krótkookresową analizę widmową prądu załączeniowego i prądu zwarciowego transformatora w czasie rzeczywistym z zastosowaniem procesora FFT zrealizowanego w FPGA. Określono tez teoretyczne przebiegi prądów dla przyjetego modelu transformatora. Przeprowadzono ponadto analizę wymagań związanych z obliczaniem prądu w czasie rzeczywistym.
-
FPGA implementation of reverse residue conversion based on the new Chinese Remainder Theorem II- Part I
PublicationW pracy opisano implementację algorytmu konwersji z systemu resztowego do systemu binarnego opartą na nowej formie chińskiego twierdzenia o resztach określanego jako CRT II.Nowa forma CRT nie wymaga operacji modulo M , gdzie M jest zakresem liczbowym systemu resztowego, jednak wymagana jest pewna liczba mnożników. W środowisku FPGA jest zwykle dostępne są mnożniki, stąd mogą być one wykorzystane do realizacji konwertera. Głównym...
-
Residue-to-two's complement converter based on core function
PublicationW artykule przedstawiono układową realizację konwertera z systemu resztowego do systemu binarnego bazującego na funkcji jądra. Zastosowanie funkcji jądra powoduje zmniejszenie wymagań sprzętowych przy realizacji konwertera. W publikacji omówiono problem dektekcji znaku oraz realizacje ukłądową konwertera w środowisku FPGA.
-
FPGA implementation of reverse residue conversion based on the new Chinese Remainder Theorem II- Part II,- Experimantal results
PublicationW pracy opisano realizację sprzętową konwertera z systemu resztowego do systemu binarnego. Konwerter jest oparty na nowej formie chińskiego twierdzenia o resztach CRT II. Teoretyczne aspekty takiej konwersji przedstawiono w części I. Implementację konwertera wykonano w środowisku Xilinx FPGA. Zaprezentowano ogólną architekturę konwertera, a także opisano realizację wybranych bloków. Podano ilość koniecznych zasobów sprzętowych...
-
Analysis of magnetic signals of vehicles aided by matched filtering with FPGA FFT processor
PublicationW artykule przedstawiono system analizy i identyfikacji pojazdów oparty na pomiarze indukcji magnetycznej. Do tego celu jest stosowany zestaw czujników magnatycznych pracujących bezprzewodowo, który pozwala na monitorowanie ruchu pojazdów na lotniskach, w potrach i punktach kontroli granicznej. System taki może być zastosowany do wykrywania i identyfikacji pojadów zawierających elementy ferromagnetyczne, które zaburzają pole magnetyczne...
-
The PRNS butterfly in the FPGA technology
PublicationW publikcaji zaprezentowano koncepcję realizacji motylka konwesji wejściowej w Wielomianowym Systemie Resztowym (Polynoamil Residue Number System, PRNS). Omówiono wykorzystanie reprezentacji liczb w systemie diminished-1 w prezentowanym rozwiązaniu oraz przedstawiono wynik syntezy ukłądu w środowisku Xilinx ISE.
-
Inrush and short circuit current identification based on real-time spectral analysis with the use of the FPGA FFT processor
PublicationW artykule przedstawiono krótkookresową analize widmową prądu załączeniowego i prądu zwarciowego transformatora w czasie rzeczywistym z zastosowaniem procesora FFT zrealizowanego w FPGA. Otrzymane widmo ułatwia rozróżnienie rodzaju prądu, co może być zastosowanei do lepszego sterowania zabezpieczneiem różnicowo-prądowym. Określono tez teoretyczne przebiegi prądów dla przyjetego modelu transformatora. Przeprowadzono ponadto analizę...
-
FPGA realization of high-speed multi-stage FIR filter in residue arithmetic
PublicationW pracy przedstawiono implementację szybkiego wielostopniowego, kaskadowego filtru FIR w technologii FPGA. Zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości próbkowania w zwiżaku z użyciem małych mnożników. Zalety wynikające z uzycia arytmetyki resztowej sa w pewnym stopniu ograniczne koniecznością wykonania skalowania przy kaskadowym połaczeniu filtrów FIR, tak aby uniknąć nadmiaru arytmetycznego. W...
-
Design and realization of two-operand modular adders in the FPGA
PublicationW pracy zaprezentowano strukturę sumatorów modularnych w środowisku Xilinx z użyciem rodziny układów Virtex-6. Rozważono dwa typy sumatorów, jeden dla modułów 5-bitowych i drugi dla 6-bitowych. Zaprojektowano ich struktury i podano eksperymentalne wyniki implementacji.
-
Measurement of magnetic signals of vehicles with denoising by matched filtering with FPGA FFT processor
PublicationW artykule przedstawiono realizację systemu do analizy i identyfikacji pojazdów oparty na pomiarze indukcji magnetycznej. Proponowany system może być zastosowany do wykrywania i identyfikacji pojadów zawierających elementy ferromagnetyczne, które zaburzają pole magnetyczne ziemi. Zaburzenie to można zmierzyć przy zastosowaniu trójosiowych magnetometrów transduktorowych, pracującyh w układzie różnicowycm. Zastosowano w systemie...
-
Fpga implementation of the two-stage high-speed fir filter in residue arithmetic
Publicationw pracy przedstawiono implementację szybkiego, dwustopniowego kaskadowego filtru fir w technologii fpga z użyciem arytmetyki resztowej. zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości potokowania w związku z użyciem małych mnożników. zalety arytmetyki resztowej są ograniczane w pewnym stopniu koniecznością wykonywania skalowania po pierwszym stopniu filtru celem uniknięcia nadmiaru arytmetycznego. w...
-
The prns butterfly synthesis in the FPGA
Publicationw pracy przedstawiono sprzętową implementację elementarnych obliczeń, określanych jako obliczenia motylkowe, dla splotu realizowanego z użyciem wielomianowego systemu resztowego(ang. polynomial residue number system - prns). obliczenia są wykonywane z zastosowaniem reprezentacji systemu diminished-1. opisano syntezę układu realizującego obliczenie motylkowe w środowisku xilinx w układzie virtex 4. podano również wymaganą ilość...
-
Design of a complex multiplier based on the convolution with the use of the polynomial residue number system
Publicationzaproponowano realizację mnożnika zespolonego opartego na algorytmie dekompozycyjnym skavantzosa i stouraitisa. mnożenie zespolone jest wykonywane jako splot 8-punktowy. przedstawiono przykład obliczeniowy i architekturę mnożnika dla małych liczb.
-
FPGA realization of the high-speed residue-to-binary converter based on the Chinese Remainder Theorem
Publication...
-
FPGA realization of fir filter in residue arithmetic
Publicationw pracy zaprezentowano realizację fpga przepływowego filtru fir o stałych współczynnikach w arytmetyce resztowej z użyciem 8 5-bitowych modułów o łącznym zakresie liczbowym 37.07 bita. zastosowano formębezpośrednią fir. mnożenia wykonywane są przy użyciu odczytu z pamięci. sumowania w każdym z kanałów są realizowane przy zastosowaniu wielopoziomowej struktury sumatora opartego o 4-operandowe sumatory csa. w stopniu końcowym wykonywane...
-
Remote current measurement with FPGA digital processing
PublicationThe work presents an implementation of a modular measurement and control systemthat controls variants of mains supply of 230V electrical equipment. The system allowsto supervise power consumption in the office electronic equipment. The system detectsthe instant of the reduced power consumption by a device and makes possible itsswitch-off in order to reduce energy cost. The current is measured with integratedcurrent/voltage converters....
-
WYBRANE KIERUNKI BADAŃ W ZAKRESIE PODWÓJNEGO ZASTOSOWANIA ZAAWANSOWANYCH TECHNOLOGII ZARZĄDZANIA PRZEPŁYWEM CIEPŁA W CENTRACH DANYCH
PublicationW pracy przedstawiono wybrane kierunki badań związane z szeroko pojętą problematy-ką zarządzenia przepływem ciepła w nowoczesnych centrach danych. Autorzy pracy omówili trendy rozwojowe w zakresie rozwoju i ewolucji systemów zarządzania przepływem ciepła w centrach danych, z uwzględnieniem funkcji podwójnego zastosowania. W artykule wskazano także wybrane sposoby oraz zaprezentowano koncepcję i podstawowe założenia aktywnego systemu...
-
OBLICZANIE MODUŁU LICZBY ZESPOLONEJ W FPGA Z UŻYCIEM ALGORYTMU CORDIC
PublicationW pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanejwersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowanozależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetykizmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej.Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega nawprowadzeniu korekcji po zakończeniu podstawowych...
-
Zdalny pomiar pradu z możliwością obróbki w FPGA
PublicationW artykule przedstawiono realizację modułowego systemu pomiarowo-kontrolnegosterującego wariantami zasilania odbiorników 230 V. System umożliwia kontrolępoboru prądu przez urządzenia infrastruktury informatycznej w biurze. Wykrywamoment pojawienia się obniżonego poboru prądu przez urządzenia. Umożliwia toodłączenie ich od zasilania celem obniżenia kosztów zużycia energii. Do pomiaru prąduwykorzystano moduły przetworników scalonych...
-
FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
PublicationIn this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed...
-
Szeregowe sterowanie maszyną CNC
PublicationW artykule przedstawiono projekt urządzenia klasy CNC. Opracowano nowy sposób sterowania elementami wykonawczymi odciążający komputer centralny poprzez ograniczenie jego roli do wysyłania poleceń do mikrokontrolera sterującego, zamiast bezpośrednio do elementów wykonawczych. Uzyskano to poprzez wykorzystanie protokołu szeregowego z użyciem portu USB do sterowania maszyną CNC.
-
REALIZACJA NA POZIOMIE RTL OBLICZANIA PIERWIASTKA KWADRATOWEGO Z UŻYCIEM METODY NIEODTWARZAJĄCEJ
PublicationObliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego...
-
DEDYKOWANY SYSTEM MONITORINGU WARUNKÓW KLIMATYCZNYCH W CENTRUM DANYCH
PublicationKoszty utrzymania centrum danych istotnie zależą od kosztów zużycia energii elektrycznej. Zapotrzebowanie na energię elektryczną w tego typu obiektach można optymalizować poprzez monitoring warunków klimatycznych oraz odpowiednie sterowanie czasem pracy urządzeń je utrzymujących. W pracy przedstawiono analizę czynników wpływających na zużycie energii elektrycznej w centrach danych oraz ich wpływ na koszty zużycia energii. Przedstawiono...
-
WYBRANE PROBLEMY BADAWCZE Z ZAKRESU MODELOWANIA PRZEPŁYWÓW POWIETRZA, ROZKŁADU TEMPERATUR ORAZ PRZESTRZENNEGO PLANOWANIA CENTRÓW DANYCH
PublicationW pracy opisano wybrane problemy z zakresu modelowania przepływów powietrza, rozkładu temperatur oraz przestrzennego planowania serwerowni centrów danych. Dodatkowo, omówiono szczegółowo wybrane kierunki badań związane z szeroko pojętą problematyką obniżania kosztów zużycia energii w nowoczesnych serwerowniach poprzez odpowiednie zarządzenie przepływem ciepła w tego typu obiektach. Przedstawiono także trendy rozwojowe w zakresie...
-
FPGA realization of the high-speed binary-to-residue converter
Publicationprzedstawiono architekturę i realizację w technologii fpga konwertera z systemu binarnego do systemu resztowego. algorytm konwertera oparty jest na podziale słowa wejściowego na segmenty 4-bitowe i następnie obliczeniu reszty liczby reprezentowanej przez dany segment, sumowaniu binarnym przy zastosowaniu csa i redukcji modulo w układzie dwuoperandowego sumatora modulo.
-
High-speed fpga pipelined binary-to-residue converter
Publicationw pracy przedstawiono architekturę przepływowego konwertera z systemu z uzupełnieniem do 2 z systemu binarnego. zastosowano segmentację słowa wejściowego ze wstępną inwersją dla liczb ujemnych. reszty liczb reprezentowanych przez poszczególne segmenty są obliczane poprzez odczyt z pamięci adresowanej binarną reprezentacją segmentu. otrzymane reszty sumowane są w wielooperandowym sumatorze modulo z korekcją reszty dla liczb ujemnych.pracę...
seen 2310 times