Wyszukiwarka
Filtry
wszystkich: 195
Wyniki wyszukiwania dla: ALGORYTMY AI, FPGA, SZYBKIE PROTOTYPOWANIE W FPGA
-
Automatic HDL firmware generation for FPGA-based reconfigurable measurement and control systems with mezzanines in FMC standard
Publikacja -
System do prototypowania bezprzewodowych inteligentnych urządzeń monitoringu audio-video
PublikacjaW komunikacie przedstawiono system prototypowania bezprzewodowych urządzeń do monitoringu audio-video. System bazuje na układach FPGA Virtex6 i wielu dodatkowych wspierających urządzeniach jak: szybka pamięć DDR3, mała kamera HD, mikrofon z konwerterem A/C, moduł radiowy WiFi, itp. Funkcjonalność systemu została szczegółowo opisana w komunikacie. System został zoptymalizowany do pracy pod kontrolą systemu operacyjnego Linux, zostały...
-
<title>FPGA-based multichannel optical concentrator SIMCON 4.0 for TESLA cavities LLRF control system</title>
Publikacja -
Molecular Simulations Using Boltzmann’s Thermally Activated Diffusion - Implementation on ARUZ – Massively-parallel FPGA-based Machine
Publikacja -
Efficient FPGA Implementation of an RFIR Filter Using the APC–OMS Technique with WTM for High-Throughput Signal Processing
PublikacjaNowadays, Finite Impulse Response (FIR) filters are used to change the attributes of a signal in the time or frequency domain. Among FIR filters, a reconfigurable filter has the advantage of changing the coefficient in real-time, while performing the operation. In this paper, the Anti-Symmetric Product Coding (APC) and Odd Multiple Storage (OMS) modules are utilized to implement the reconfigurable FIR filter (RFIR–APC–OMS). Herein,...
-
<title>Decomposition of MATLAB script for FPGA implementation of real time simulation algorithms for LLRF system in European XFEL</title>
Publikacja -
<title>SIMCON 3.0 eight channel FPGA-based cavity simulator and controller for VUV free-electron laser</title>
Publikacja -
Wireless intelligent audio-video surveillance prototyping system
PublikacjaThe presented system is based on the Virtex6 FPGA and several supporting devices like a fast DDR3 memory, small HD camera, microphone with A/D converter, WiFi radio communication module, etc. The system is controlled by the Linux operating system. The Linux drivers for devices implemented in the system have been prepared. The system has been successfully verified in a H.264 compression accelerator prototype in which the most demanding...
-
Sprzętowa implementacja transformacji Hougha w czasie rzeczywistym
PublikacjaW artykule przedstawiono implementację sprzętową w FPGA algorytmu do wykrywania kształtów aproksymowanych zbiorem linii prostych podczas przetwarzania obrazu cyfrowego w czasie rzeczywistym. W opracowanej strukturze sprzętowej podniesiono efektywność przetwarzania poprzez zastosowanie przetwarzania przepływowego, lookup table, wykorzystanie wyłącznie arytmetyki liczb całkowitych oraz rozproszenie pamięci głosowania. Eksperymentalnie...
-
<title>DOOCS and MatLab control environment for FPGA-based cavity simulator and controller in TESLA (SIMCON 2.1) part I: algorithms</title>
Publikacja -
<title>DOOCS and MatLab control environment for FPGA-based cavity simulator and controller in TESLA (SIMCON 2.1) part II: implementation</title>
Publikacja -
<title>DOOCS and MatLab control environment for SIMCON 2.1 FPGA based control system for TESLA FEL part III: readouts</title>
Publikacja -
<title>Modular version of SIMCON, FPGA based, DSP integrated, LLRF control system for TESLA FEL part I: SIMCON 3.0 motherboard</title>
Publikacja -
<title>Synchronous optical transmission data link integrated with FPGA for TESLA FEL SIMCON system: long data vector optical transceiver module tests</title>
Publikacja -
<title>Software layer for SIMCON ver. 2.1. FPGA based LLRF control system for TESLA FEL part II: application layer, networking, examples</title>
Publikacja -
<title>Software layer for SIMCON ver. 2.1. FPGA based LLRF control system for TESLA FEL part I: system overview, software layers definition</title>
Publikacja -
<title>Modular version of SIMCON, FPGA based, DSP integrated, LLRF control system for TESLA FEL part II: measurement of SIMCON 3.0 DSP daughterboard</title>
Publikacja -
Jacek Goczkowski
Osoby -
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
COMPARISON OF SOFTWARE AND HARDWARE REALIZATION OF AES CRYPTOGRAPHIC ALGORITHM
PublikacjaIn this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II FPGA and were practically tested. As the criteria of comparison, the resource utilization, achieved performance and power dissipation were chosen. Hardware realization increases throughput of conversion about 190 times over software implementation and decreases the energy...
-
Patryk Ziółkowski dr inż.
OsobyAdiunkt na Politechnice Gdańskiej. Brał udział w projektach międzynarodowych, w tym projektach dla Ministerstwa Transportu stanu Alabama (2015), jest także laureatem grantu Fundacji Kościuszkowskiej na prowadzanie badań w USA, który zrealizował w 2018 roku. Ekspert w dziedzinie sztucznej inteligencji. Jego główny obszar zainteresowań badawczych stanowi zastosowanie sztucznej inteligencji w Inżynierii Lądowej. Prowadzi projekty...
-
High-Speed Serial Embedded Deterministic Test for System-on-Chip Designs
PublikacjaThe paper presents a high-speed serial interface between external tester and Embedded Deterministic Test (EDT) compression logic hosted by SoC designs. With only a single bidirectional link, the system is capable of feeding distributed heterogeneous cores with hundreds of test channels. Moreover, it synergistically supports EDT bandwidth management to improve the overall test performance. A detailed study indicates a high potential...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Three-wheeled mobile platform powered by LabVIEW at energy performance index
PublikacjaW pracy opisano trójkołową platformę mobilną własnej konstrukcji, zbudowaną i kontrolowaną z wykorzystaniem środowiska LabVIEW. W celu realizacji ruchu platformy oraz zapewnienia jego nadzorowania w czasie rzeczywistym, zastosowano sterownik NI cRIO. Zastosowane równolegle techniki projektowania mechatronicznego, tj. wirtualne prototypowanie, symulacje w trybie HILS oraz szybkie prototypowanie na obiekcie docelowym, umożliwiły...
-
Akceleracja sprzętowa transformaty falkowej w systemie widzenia maszynowego do monitoringu ruchu drogowego
PublikacjaW artykule opisano system monitorowania ruchu drogowego oparty na tanich kamerach i przetwarzaniu obrazu realizowanym w układzie FPGA wyposażonym dodatkowo w bezprzewodowy interfejs sieciowy. System ma być zasilany za pomocą ogniw słonecznych i dlatego został zoptymalizowany pod kątem zużycia energii. Szczegółowo opisano moduł detekcji i pomiaru długości zatorów powstałych na skrzyżowaniach. Do analizy wykorzystano dyskretną transformatę...
-
Mikroelektroniczne systemy programowalne - 2022/23
Kursy OnlineZapoznanie z budową i możliwościami mikroelektronicznych systemów programowalnych, zbudowanych w oparciu o układy programowalne FPGA. Nauczenie studentów, w jaki sposób wewnątrz jednego układu FPGA utworzyć pełen mikroprocesorowy system wraz z procesorem, magistralami, układami peryferyjnymi i pamięcią. Zapoznanie z metodami uruchamiania takich systemów.
-
Mikroelektroniczne systemy programowalne 2023/2024
Kursy OnlineZapoznanie z budową i możliwościami mikroelektronicznych systemów programowalnych, zbudowanych w oparciu o układy programowalne FPGA. Nauczenie studentów, w jaki sposób wewnątrz jednego układu FPGA utworzyć pełen mikroprocesorowy system wraz z procesorem, magistralami, układami peryferyjnymi i pamięcią. Zapoznanie z metodami uruchamiania takich systemów.
-
Mikroelektroniczne systemy programowalne 2024/2025
Kursy OnlineZapoznanie z budową i możliwościami mikroelektronicznych systemów programowalnych, zbudowanych w oparciu o układy programowalne FPGA. Nauczenie studentów, w jaki sposób wewnątrz jednego układu FPGA utworzyć pełen mikroprocesorowy system wraz z procesorem, magistralami, układami peryferyjnymi i pamięcią. Zapoznanie z metodami uruchamiania takich systemów.
-
FPGA/VHDL
Laboratoria -
Programowalne Układy Cyfrowe (2022/2023)
Kursy OnlineKurs wprowadza do tematyki projektowania układów cyfrowych w technologii układów FPGA, z wykorzystaniem języka opisu sprzętu VHDL.
-
DSPElib - biblioteka C++ do szybkiej implementacji wieloszybkościowych algorytmów przetwarzania sygnałów
PublikacjaW pracy przedstawiono opracowaną bibliotekę C++, DSPElib – Digital Signal Processing Engine library, pozwalającą na prostą i szybką implementację wieloszybkościowych algorytmów przetwarzania sygnałów zawierających sprzężenia zwrotne, a co za tym idzie na szybkie prototypowanie tego typu algorytmów i włączanie ich do autonomicznych aplikacji przeznaczonych na platformę Windows lub Linux.
-
Implementacja wybranych struktur sztucznych sieci neuronowych w cyfrowych układach programowalnych.
PublikacjaW pracy przedstawiono zagadnienia związane z budową i implementacją sztucznych sieci neuronowych w układach programowalnych typu FPGA. Szczegółowo omówiono implementację pojedynczego neuronu z wykorzystaniem dostępnych zasobów sprzętowych układu Virtex FPGA. Poruszono również zagadnienie optymalizacji struktury sieci do konkretnych zastosowań. Zdefiniowano trzy rodzaje realizacji neuronu: równoległą, równoległo-sekwencyjną i sekwencyjną....
-
FIReWORK: FIR Filters Hardware Structures Auto-Generator
PublikacjaThe paper presents application called FIReWORK, that allows for automatic creation of the VHDL hardware structures of FIR filters. Automat- ically generated specialized hardware solutions dedicated to the FPGA and ASIC are commonly known as Intellectual Property Cores. The essential fu- ture of the application is easy initialization of FIR filter parameters in GUI, and then automatically design, calculate and generate the IP Core...
-
Architektury bloków wnioskowania systemów rozmytych
PublikacjaW pracy przedstawiono kilka różnych architektur bloków wnioskowania cyfrowych sterowników rozmytych. Architektury te zostały zaimplementowane w układach reprogramowalnych FPGA-Spartan3. Dokonano porównania tych architektur pod względem szybkości działania.
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublikacjaW pracy przedstawiono algorytm realizacji mnożenia zespolonego z użyciem zmodyfikowanego kwadratowego zmodyfikowanego systemu liczbowego (mqrns) oraz jego zastosowanie do wykonania obliczenia motylkowego dft dla podstawy 4. pokazano też wstępne rezultaty implementacji w układzie xilinx fpga.
-
Open-Source Coprocessor for Integer Multiple Precision Arithmetic
PublikacjaThis paper presents an open-source digital circuit of the coprocessor for an integer multiple-precision arithmetic (MPA). The purpose of this coprocessor is to support a central processing unit (CPU) by offloading computations requiring integer precision higher than 32/64 bits. The coprocessor is developed using the very high speed integrated circuit hardware description language (VHDL) as an intellectual property (IP) core. Therefore,...
-
Residue-to-two's complement converter based on core function
PublikacjaW artykule przedstawiono układową realizację konwertera z systemu resztowego do systemu binarnego bazującego na funkcji jądra. Zastosowanie funkcji jądra powoduje zmniejszenie wymagań sprzętowych przy realizacji konwertera. W publikacji omówiono problem dektekcji znaku oraz realizacje ukłądową konwertera w środowisku FPGA.
-
Design and implementation principles of FIReWORK ONLINE - the VHDL autogenerator for hardware structures
PublikacjaThe paper presents an aspects of remote autogeneration of hardware structures. The solution is an online application, that is running on the server side and allows to design a particular filters and other selected hardware and generate its structure in the form of VHDL, dedicated to FPGA design environments. The paper also addresses the problem of parameterization of algorithms used to generate the hardware structures and current...
-
Implementation of discrete convolution using polynomial residue representation
PublikacjaConvolution is one of the main algorithms performed in the digital signal processing. The algorithm is similar to polynomial multiplication and very intensive computationally. This paper presents a new convolution algorithm based on the Polynomial Residue Number System (PRNS). The use of the PRNS allows to decompose the computation problem and thereby reduce the number of multiplications. The algorithm has been implemented in Xilinx...
-
Discrete convolution based on polynomial residue representation
PublikacjaThis paper presents the study of fast discrete convolution calculation with use of the Polynomial Residue Number System (PRNS). Convolution can be based the algorithm similar to polynomial multiplication. The residue arithmetic allows for fast realization of multiplication and addition, which are the most important arithmetic operations in the implementation of convolution. The practical aspects of hardware realization of PRNS...
-
Możliwości zastosowania arytmetyki resztowej w systemie rozmytym
PublikacjaW artykule przedstawiono możliwości zastosowania arytmetyki resztowej w systemie rozmytym implementowanym w układzie reprogramowalnym FPGA. Zastosowanie arytmetyki resztowej ma na celu przyspieszenie procesu wnioskowania, a w szczególności operacji wyostrzania. W pracy tej przedstawiono także wykorzystanie techniki tablicowania do opisu zmiennych lingwistycznych (ang. look-up table).
-
Predictive Current Control of Voltage-Source Inverter.
PublikacjaW artykule przedstawiono regulator prądu stojana silnika asynchronicznego z predykcją napiecia wyjściowego. Rozważono aspekty praktycznej realizacji algorytmu w układzie z procesorem sygnałowym związane z opóźnieniami pomiaru prądu przy zastosowaniu przetwornika A/C. Układ zrealizowano praktycznie przy wykorzystaniu układu FPGA. W pracy zamieszczono wyniki badań symulacyjnychi eksperymentalnych.
-
Fast clutter cancellation for noise radars via waveform design
PublikacjaCanceling clutter is an important, but very expensive part of signal processing in noise radars. It is shown that considerable improvements can be made to a simple least squares canceler if minor constraints are imposed onto noise waveform. Using a combination of FPGA and CPU, the proposed scheme is capable of canceling both stationary clutter and moving targets in real-time, even for high sampling rates.
-
Jan Cudzik dr inż. arch.
OsobyJan Cudzik (dr inż. arch.) jest adiunktem w Katedrze Architektury Miejskiej i Przestrzeni Nadwodnych na Wydziale Architektury Politechniki Gdańskiej oraz kierownikiem Laboratorium Cyfrowych Technologii i Materiałów Przyszłości. Prowadzi badania nad architekturą kinetyczną, technikami cyfrowymi w projektowaniu architektonicznym, fabrykacją cyfrową oraz formami sztucznej inteligencji w architekturze i sztuce. Jego badania nad automatyzacją...
-
A filter bank solution for active power filter control algorithms
PublikacjaThb paper describes the proposed active power fiIter (APF) with a new control circuit based on an algorithm using ufilter bank and a harmonic predictor. The conirol circuit was realized using the digiiaI signor processor ADSP-21065L and FPGA circuiL In the proposed circuit transient performunee of APF is improved The active power fdter circuil has been built and teste6 and some illustrative, experimental results are uIso presented...
-
Hardware accelerated implementation of wavelet transform for machine vision in road traffic monitoring system
PublikacjaW artykule został opisany system monitorowania ruchu drogowego wykorzystujący sprzętową implementację transformacji falkowej. System został zaimplementowany za pomocą procesora zrealizowanego w technologii FPGA i małej kamery z układem konwersji analogowo-cyfrowej. System wykorzystuje transformację falkową do detekcji zatorów na skrzyżowaniach. W artykule zostały przedstawione przykładowe rezultaty rozpoznawania zatorów drogowych...
-
Konferencja ORConf 2018
WydarzeniaORConf to konferencja na temat projektowania układów cyfrowych oraz systemów wbudowanych typu "open source", obejmująca obszary elektroniki od poziomu tranzystora po system Linux i nie tylko.