Wyszukiwarka
Filtry
wszystkich: 32
wybranych: 20
Wyniki wyszukiwania dla: ASIC
-
ASIC Design Example of Complex SoC with FPGA Prototyping
PublikacjaThe paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system...
-
ASIC Design Example of Complex SoC with FPGA Prototyping
PublikacjaThe paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system...
-
FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
PublikacjaW artykule przedstawiono algorytm detekcji obrazu oraz jego realizację sprzętową w technikach FPGA i ASIC. Algorytm ten dedykowany jest do detekcji ruchu pojazdów i jest realizowany w czasie rzeczywistym. Użyto pojedynczą, umieszczoną na stałe kamerę monochromatyczną o niskiej rozdzielczości. Wykonywane są również operacje eliminacji cieni i rozjaśnień obrazu. Nachodzenie obiektów na siebie nie jest brane pod uwagę. Realizacja...
-
Design of versatile ASIC and protocol tester for CBM readout system
Publikacja -
Hardware-Software Implementation of a Sensor Network for CityTraffic Monitoring Using the FPGA- and ASIC-Based Sensor Nodes
PublikacjaArtykuł opisuje prototypową sieć sensorową do monitorowania ruchu pojazdów w mieście. Węzły sieci sensorowej, wyposażone w kamerę o niskiej rozdzielczości, obserwują ulice i wykrywają poruszające się obiekty. Detekcja obiektów jest realizowana w oparciu o własny algorytm segmentacji obrazów, wykorzystujący podwójne odejmowanie tła, wykrywanie krawędzi i cieni, działający na dedykowanym systemie mikroelektronicznym typu ''System...
-
Analogue CMOS ASICs in Image Processing Systems
PublikacjaIn this paper a survey of analog application specific integrated circuits (ASICs) for low-level image processing, called vision chips, is presented. Due to the specific requirements, the vision chips are designed using different architectures best suited to their functions. The main types of the vision chip architectures and their properties are presented and characterized on selected examples of prototype integrated circuits (ICs)...
-
Efficient Use of Capital: Paradox of Real Estate and Industry in Turkey
PublikacjaIn recent years, one of the hottest debates on Turkish economy is the conflict on resource allocation between real estate and industry sectors. The debate was so intense that ex-minister of Economy Mr. Ali Babacan declared his opinions. Mr. Babacan’s statements about the creation of fixed capital by the private sector is not promising, and private sector fixed capital expenditures are not in the desired level. This situation is...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowyakcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologiiUMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Hybrid‐mode single‐slope ADC with improved linearity and reduced conversion time for CMOS image sensors
PublikacjaIn the paper, a single‐slope analog‐to‐digital converter (ADC) for integrated CMOS image sensor applications with an improved technique of conversion has been proposed. The proposed hybrid‐mode ADC automatically uses one of the following conversion techniques: time based (i.e. PWM) or voltage based (i.e. single‐slope). During the ADC operation, the clock frequency and reference voltage are modified in order to reduce the conversion...
-
Rejestracja okresu sygnałów impulsowych licznikami na kartach pomiarowych.Materiały XI Międzynarodowego Seminarium Metrologów ''Metody i technika przetwarzania sygnałów w pomiarach fizycznych''.
PublikacjaW referacie przedstawiono liczniki spotykanych na kartach akwizycji sygnałów pomiarowych: 8253/54, AM 9513, DaQ-STC i TIO-ASIC. Zaprezentowano przykładowe aplikacje przygotowane na bazie liczników układów akwizycji. Pierwsza aplikacja umożliwia ciągłą rejestrację prędkości obrotowej w celu analizy jej nierówności. W drugim przykładzie mierzone są długości okresów dwóch niezależnych sygnałów oraz czas między zboczami narastającymi...
-
FIReWORK: FIR Filters Hardware Structures Auto-Generator
PublikacjaThe paper presents application called FIReWORK, that allows for automatic creation of the VHDL hardware structures of FIR filters. Automat- ically generated specialized hardware solutions dedicated to the FPGA and ASIC are commonly known as Intellectual Property Cores. The essential fu- ture of the application is easy initialization of FIR filter parameters in GUI, and then automatically design, calculate and generate the IP Core...
-
System do prototypowania bezprzewodowych inteligentnych urządzeń monitoringu audio-video
PublikacjaW komunikacie przedstawiono system prototypowania bezprzewodowych urządzeń do monitoringu audio-video. System bazuje na układach FPGA Virtex6 i wielu dodatkowych wspierających urządzeniach jak: szybka pamięć DDR3, mała kamera HD, mikrofon z konwerterem A/C, moduł radiowy WiFi, itp. Funkcjonalność systemu została szczegółowo opisana w komunikacie. System został zoptymalizowany do pracy pod kontrolą systemu operacyjnego Linux, zostały...
-
A Power-Efficient Digital Technique for Gain and Offset Correction in Slope ADCs
PublikacjaIn this brief, a power-efficient digital technique for gain and offset correction in slope analog-to-digital converters (ADCs) has been proposed. The technique is especially useful for imaging arrays with massively parallel image acquisition where simultaneous compensation of dark signal non-uniformity (DSNU) as well as photo-response non-uniformity (PRNU) is critical. The presented approach is based on stopping the ADC clock by...
-
COMPARISON OF SYSTEM ON CHIP TECHNOLOGIES FOR SPACE APPLICATIONS
PublikacjaThe paper presents a review of technologies available for the implementation of digital and mixed signal systems, particularly the system on a chip (SoC) for space applications. The phenomena encountered in the space environment are briefly presented, together with the known solutions, regarding the design of complex electronic systems. The most important norms regarding single die integrated circuits designed for space are also...
-
Realizacja algorytmów szyfrowania symetrycznego w układach FPGA Xilinx Virtex II.
PublikacjaW pracy zaprezentowano realizację algorytmów szyfrowania symetrycznego w układach FPGA firmy Xilinx z najnowszej rodziny Virtex II. Podkreślono zalety użycia układów programowalnych w systemach kryptograficznych w stosunku do układów ASIC oraz rozwiązań programowych. Przedstawiono struktury szyfrów blokowych Rijndael, Serpent i Twofish oraz moduły składowe i sposób ich realizacji w układach FPGA. Porównano architektury przetwarzania...