Filtry
wszystkich: 180
Wyniki wyszukiwania dla: FPGA
-
Pipelined division of signed numbers with the use of residue arithmetic for small number range with the programmable gate array
PublikacjaIn this work an architecture of the pipelined signed residue divider for the small number range is presented. Its operation is based on reciprocal calculation and multiplication by the dividend. The divisor in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to limit the look-up table address an algorithm based on segmentation of the divisor into two segments...
-
Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 µm CMOS technology
PublikacjaThe article presents measurement results of prototype integrated circuits for acquisition and processing of images in real time. In order to verify a new concept of circuit solutions of analogue image processors, experimental integrated circuits were fabricated. The integrated circuits, designed in a standard 0.35 µm CMOS technology, contain the image sensor and analogue processors that perform low-level convolution-based image...
-
Metody sprzętowej implementacji kryptografii odpornej na kryptoanalizę
PublikacjaW pracy zaprezentowano problematykę kryptoanalizy implementacji sprzętowych bazującej na informacji z kanału bocznego. Opisano rodzaje ataków pasywnych ze szczególnym uwzględnieniem analizy czasowej i analizy poboru mocy. Przedstawiono podstawowe metody zapobiegania atakom. Zaproponowano metodę projektowania wykorzystującą wyrównywanie mocy w asynchronicznych układach kombinacyjnych oraz w układach synchronicznych. Dokonano implementacji...
-
MIKROPROCESOROWE UKŁADY STEROWANIA [Niestacjonarne][2023/24]
Kursy OnlineOmówienie podstawowych układów logicznych takich jak: bufory, rejestry, zatrzaski, dekodery, translatory napięć, przełączniki analogowe, przełączniki cyfrowe, przetworniki ADC, przetworniki DAC. Opis działania mikroprocesorowych układów sterowania bazujących na procesorach DSP, układach FPGA, mikrokontrolerach. Nawiązanie do języków programowania C oraz HDL. Kurs składa się z dwóch części, pierwsza obejmuje 4 wykłady oraz kolokwium,...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublikacjaW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Sprzętowo - programowa analiza obrazu otrzymanego z detektora obiektów ruchomych
PublikacjaW artykule przedstawiono budowę wewnętrzną oraz zasadę działania sprzętowo - programowego bloku realizującego analizę danych z obrazowego detektora ruchu. System zrealizowano za pomocą 2 identycznych procesorów 8-bitowych pracujących synchronicznie, jednego 32-bitowego procesora typu BA12 [4] oraz zestawu tablic pamięci. Algorytm analizy obrazu jest dwuetapowy. W pierwszym etapie następuje transformacja geometryczna umoŜliwiająca...
-
Parallel Background Subtraction in Video Streams Using OpenCL on GPU Platforms
PublikacjaImplementation of the background subtraction algorithm using OpenCL platform is presented. The algorithm processes live stream of video frames from the surveillance camera in on-line mode. Processing is performed using a host machine and a parallel computing device. The work focuses on optimizing an OpenCL algorithm implementation for GPU devices by taking into account specific features of the GPU architecture, such as memory access,...
-
Vision-based parking lot occupancy evaluation system using 2D separable discrete wavelet transform
PublikacjaA simple system for rough estimation of the occupancy of an ad-hoc organized parking lot is presented. A reasonably simple microprocessor hardware with a low resolution monochrome video camera observing the parking lot from the location high above the parking surface is capable of running the proposed 2-D separable discrete wavelet transform (DWT)-based algorithm, reporting the percentage of the observed parking area occupied by...
-
REALIZACJA ELEMENTÓW SKŁADOWYCH ŁĄCZA RADIOWEGO Z UŻYCIEM URZĄDZEŃ RADIA PROGRAMOWALNEGO TYPU USRP
PublikacjaPrzez ostatnią dekadę projektowanie systemów radiowych zaczęło w coraz większym stopniu polegać na cyfrowym przetwarzaniu sygnałów. Możliwość i moc obliczeniowa procesorów ogólnego przeznaczenia GPP (General Purpose Processor), procesorów sygnałowych DSP (Digital Signal Processor) oraz układów programowalnych FPGA (Field Programmable Gate Array) znacząco wzrosła zgodnie z prawem Moor’a. Naturalnym następstwem tego trendu było większe...