Search
dr inż. Miron Kłosowski
Employment
- Assistant professor at Department of Microelectronic Systems
Publications
Filters
total: 35
Catalog Publications
Year 2024
-
In-ADC, Rank-Order Filter for Digital Pixel Sensors
PublicationThis paper presents a new implementation of the rank-order filter, which is established on a parallel-operated array of single-slope (SS) analog-to-digital converters (ADCs). The SS ADCs use an “on-the-ramp processing” technique, i.e., filtration is performed along with analog-to-digital conversion, so the final states of the converters represent a filtered image. A proof-of-concept 64 × 64 array of SS ADCs, integrated with MOS...
Year 2023
-
Single-Slope ADC With Embedded Convolution Filter for Global-Shutter CMOS Image Sensors
PublicationThis brief presents an analog-to-digital converter (ADC) suitable for acquisition and processing of images in the global-shutter mode at the pixel level. The ADC consists of an analog comparator, a multi-directional shift register for the comparator states, and a 16-bit reversible binary counter with programmable step size. It works in the traditional single-slope mode. The novelty is that during each step of the reference ramp,...
Year 2021
-
Application of Open-Hardware-Based Solutions for Rapid Transition From Stationary to the Remote Teaching Model During Pandemic
PublicationWhile research indicates usefulness of remote laboratories in teaching of digital hardware systems, their main application is to complement stationary classes. This work presents a low-cost, scalable architecture that supports rapid transformation of teaching to a model based solely on remote access mechanisms. Background: Adaptation of online laboratory solutions from the literature to en-masse teaching of digital circuits is...
Year 2020
-
A 1-nS 1-V Sub-1-µW Linear CMOS OTA with Rail-to-Rail Input for Hz-Band Sensory Interfaces
PublicationThe paper presents an operational transconductance amplifier (OTA) with low transconductance (0.62–6.28 nS) and low power consumption (28–270 nW) for the low-frequency analog front-ends in biomedical sensor interfaces. The proposed OTA implements an innovative, highly linear voltage-to-current converter based on the channel-length-modulation effect, which can be rail-to-rail driven. At 1-V supply and 1-Vpp asymmetrical input driving,...
-
A Power-Efficient Digital Technique for Gain and Offset Correction in Slope ADCs
PublicationIn this brief, a power-efficient digital technique for gain and offset correction in slope analog-to-digital converters (ADCs) has been proposed. The technique is especially useful for imaging arrays with massively parallel image acquisition where simultaneous compensation of dark signal non-uniformity (DSNU) as well as photo-response non-uniformity (PRNU) is critical. The presented approach is based on stopping the ADC clock by...
-
Fixed Pattern Noise Reduction and Linearity Improvement in Time-Mode CMOS Image Sensors
PublicationIn the paper, a digital clock stopping technique for gain and offset correction in time-mode analog-to-digital converters (ADCs) has been proposed. The technique is dedicated to imagers with massively parallel image acquisition working in the time mode where compensation of dark signal non-uniformity (DSNU) as well as photo-response non-uniformity (PRNU) is critical. Fixed pattern noise (FPN) reduction has been experimentally validated...
-
Hybrid‐mode single‐slope ADC with improved linearity and reduced conversion time for CMOS image sensors
PublicationIn the paper, a single‐slope analog‐to‐digital converter (ADC) for integrated CMOS image sensor applications with an improved technique of conversion has been proposed. The proposed hybrid‐mode ADC automatically uses one of the following conversion techniques: time based (i.e. PWM) or voltage based (i.e. single‐slope). During the ADC operation, the clock frequency and reference voltage are modified in order to reduce the conversion...
-
Light-Powered Starter for Micro-Power Boost DC–DC Converter for CMOS Image Sensors
PublicationThe design of a starter for a low-voltage, micro-power boost DC–DC converter intended for powering CMOS image sensors is presented. A unique feature of the starter is extremely low current, below 1 nA, supplying its control circuit. Therefore, a high-voltage (1.3 V) configuration of series-connected photovoltaic diodes available in a standard CMOS process or a small external LED working in photovoltaic mode can be used as an auxiliary...
-
Low-Power Receivers for Wireless Capacitive Coupling Transmission in 3-D-Integrated Massively Parallel CMOS Imager
PublicationThe paper presents pixel receivers for massively parallel transmission of video signal between capacitive coupled integrated circuits (ICs). The receivers meet the key requirements for massively parallel transmission, namely low-power consumption below a single μW, small area of less than 205 μm2, high sensitivity better than 160 mV, and good immunity to crosstalk. The receivers were implemented and measured in a 3-D IC (two face-to-face...
Year 2018
-
A High-Efficient Measurement System With Optimization Feature for Prototype CMOS Image Sensors
PublicationIn this paper, a gray-scale CMOS image sensor (CIS) characterization system with an optimization feature has been proposed. By using a very fast and precise control of light intensity, based on the pulsewidth-modulation method, it is avoided to measure the illuminance every time. These features accelerate the multicriteria CIS optimization requiring many thousands of measurements. The system throughput is 2.5 Gb/s, which allows...
Year 2017
-
A CMOS Pixel With Embedded ADC, Digital CDS and Gain Correction Capability for Massively Parallel Imaging Array
PublicationIn the paper, a CMOS pixel has been proposed for imaging arrays with massively parallel image acquisition and simultaneous compensation of dark signal nonuniformity (DSNU) as well as photoresponse nonuniformity (PRNU). In our solution the pixel contains all necessary functional blocks: a photosensor and an analog-to-digital converter (ADC) with built-in correlated double sampling (CDS) integrated together. It is implemented in...
Year 2016
-
A High-Efficient Low-Voltage Rectifier for CMOS Technology
PublicationA new configuration of rectifier suiting CMOS technology is presented. The rectifier consists of only two nchannel MOS transistors, two capacitors and two resistors; for this reason it is very favourable in manufacturing in CMOS technology. With these features the rectifier is easy to design and cheap in production. Despite its simplicity, the rectifier has relatively good characteristics, the voltage and power efficiency, and...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
Year 2015
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowyakcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologiiUMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Vision-based parking lot occupancy evaluation system using 2D separable discrete wavelet transform
PublicationA simple system for rough estimation of the occupancy of an ad-hoc organized parking lot is presented. A reasonably simple microprocessor hardware with a low resolution monochrome video camera observing the parking lot from the location high above the parking surface is capable of running the proposed 2-D separable discrete wavelet transform (DWT)-based algorithm, reporting the percentage of the observed parking area occupied by...
Year 2014
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
Realizacja przetwornika obrazu CMOS z wbudowaną konwersją A/C i cyfrowym układem CDS
PublicationW artykule przedstawiono realizację w technologii CMOS 180 nm przetwornika obrazu z wbudowaną konwersją analogowo-cyfrową oraz z funkcją cyfrowej redukcji szumu. Przedstawiona realizacja przetwornika obrazu różni się od znanych z literatury rozwiązań tym, że układ redukcji szumu CDS (Correlated Double Sampling) umieszczono w każdym pikselu obrazu. Dzięki tej modyfikacji możliwe jest zastąpienie migawki szczelinowej przez migawkę...
Year 2013
-
Hardware-Software Implementation of a Sensor Network for CityTraffic Monitoring Using the FPGA- and ASIC-Based Sensor Nodes
PublicationArtykuł opisuje prototypową sieć sensorową do monitorowania ruchu pojazdów w mieście. Węzły sieci sensorowej, wyposażone w kamerę o niskiej rozdzielczości, obserwują ulice i wykrywają poruszające się obiekty. Detekcja obiektów jest realizowana w oparciu o własny algorytm segmentacji obrazów, wykorzystujący podwójne odejmowanie tła, wykrywanie krawędzi i cieni, działający na dedykowanym systemie mikroelektronicznym typu ''System...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublicationW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
PublicationW artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany...
-
System do prototypowania bezprzewodowych inteligentnych urządzeń monitoringu audio-video
PublicationW komunikacie przedstawiono system prototypowania bezprzewodowych urządzeń do monitoringu audio-video. System bazuje na układach FPGA Virtex6 i wielu dodatkowych wspierających urządzeniach jak: szybka pamięć DDR3, mała kamera HD, mikrofon z konwerterem A/C, moduł radiowy WiFi, itp. Funkcjonalność systemu została szczegółowo opisana w komunikacie. System został zoptymalizowany do pracy pod kontrolą systemu operacyjnego Linux, zostały...
-
Wireless intelligent audio-video surveillance prototyping system
PublicationThe presented system is based on the Virtex6 FPGA and several supporting devices like a fast DDR3 memory, small HD camera, microphone with A/D converter, WiFi radio communication module, etc. The system is controlled by the Linux operating system. The Linux drivers for devices implemented in the system have been prepared. The system has been successfully verified in a H.264 compression accelerator prototype in which the most demanding...
Year 2011
-
FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
PublicationW artykule przedstawiono algorytm detekcji obrazu oraz jego realizację sprzętową w technikach FPGA i ASIC. Algorytm ten dedykowany jest do detekcji ruchu pojazdów i jest realizowany w czasie rzeczywistym. Użyto pojedynczą, umieszczoną na stałe kamerę monochromatyczną o niskiej rozdzielczości. Wykonywane są również operacje eliminacji cieni i rozjaśnień obrazu. Nachodzenie obiektów na siebie nie jest brane pod uwagę. Realizacja...
Year 2008
-
Akceleracja sprzętowa transformaty falkowej w systemie widzenia maszynowego do monitoringu ruchu drogowego
PublicationW artykule opisano system monitorowania ruchu drogowego oparty na tanich kamerach i przetwarzaniu obrazu realizowanym w układzie FPGA wyposażonym dodatkowo w bezprzewodowy interfejs sieciowy. System ma być zasilany za pomocą ogniw słonecznych i dlatego został zoptymalizowany pod kątem zużycia energii. Szczegółowo opisano moduł detekcji i pomiaru długości zatorów powstałych na skrzyżowaniach. Do analizy wykorzystano dyskretną transformatę...
-
Hardware accelerated implementation of wavelet transform for machine vision in road traffic monitoring system
PublicationW artykule został opisany system monitorowania ruchu drogowego wykorzystujący sprzętową implementację transformacji falkowej. System został zaimplementowany za pomocą procesora zrealizowanego w technologii FPGA i małej kamery z układem konwersji analogowo-cyfrowej. System wykorzystuje transformację falkową do detekcji zatorów na skrzyżowaniach. W artykule zostały przedstawione przykładowe rezultaty rozpoznawania zatorów drogowych...
-
Weryfikacja asynchronicznych układów cyfrowych w strukturach FPGA
PublicationW artykule przedstawione zostały podstawowe informacje dotyczące typowych klas układów asynchronicznych. Wymienione klasy zostały następnie przeanalizowane pod kątem możliwości ich implementacji w układach programowalnych FPGA. Klasa "micropipelines" omówiona została dokładniej. W tej klasie został zaimplementowany w układzie FPGA typu Virtex2 przykładowy procesor asynchroniczny realizujący listę rozkazów swojego synchronicznego...
Year 2007
-
MEMS based voice message system for elevators
PublicationW artykule przedstawiono implementację systemu głosowych komunikatów w windach. Prezentowany system posiada unikalną cechę polegającą na tym, że do działania nie potrzebuje połączenia z systemem sterującym windy. Zasilany z baterii lub akumulatorów może być zamontowany w ścianie windy, wymaga tylko prostej kalibracji. System oparty jest na akcelerometrach MEMS dokonujących pomiaru przeciążeń w kabinie windy. W artykule przedstawiono...
Year 2006
-
Network on Chip implementation using FPGAs resources
PublicationW artykule przedstawiono implementację sieci typu ''Network on Chip'' w układach FPGA. Sieci typu ''Network on Chip'' stały się bardzo interesującym i obiecującym rozwiązaniem dla systemów typu ''System on Chip'' które charakteryzują się intensywną komunikacją wewnętrzną. Ze względu na inne paradygmaty projektowania nie ma obecnie dostępnych efektywnych platform do budowy prototypów sieci typu ''Network on Chip'' i ich weryfikacji....
Year 2005
-
Implementacja zmodyfikowanego klasyfikatora wielowymiarowego typu bitmap-intersection w układzie FPGA.
PublicationW pracy przedstawiono zagadnienia związane z budową i implementacją wielowymiarowego klasyfikatora typu bitmap-intersection. Przedstawiono zastosowania wielowymiarowych klasyfikatorów w sprzęcie sieci komputerowych. Omówiona została szczegółowo budowa klasycznego układu takiego klasyfikatora oraz zaproponowano jego modyfikację. Omówiono rezultaty implementacji zmodyfikowanego klasyfikatora w układzie programowalnym FPGA.
Year 2004
-
Implementacja wybranych struktur sztucznych sieci neuronowych w cyfrowych układach programowalnych.
PublicationW pracy przedstawiono zagadnienia związane z budową i implementacją sztucznych sieci neuronowych w układach programowalnych typu FPGA. Szczegółowo omówiono implementację pojedynczego neuronu z wykorzystaniem dostępnych zasobów sprzętowych układu Virtex FPGA. Poruszono również zagadnienie optymalizacji struktury sieci do konkretnych zastosowań. Zdefiniowano trzy rodzaje realizacji neuronu: równoległą, równoległo-sekwencyjną i sekwencyjną....
Year 2003
-
Zastosowanie hybrydowych systemów ekspertowych do wspomagania projektowania układów elektronicznych.
PublicationW pracy przedstawiono koncepcję i praktyczną realizację obiektowo zorientowanego hybrydowego systemu ekspertowego sterowanego regułami, współpracującego ze sztuczną siecią neuronową, systemem klasyfikatorów genetycznych i systemem z rozumowaniem sytuacyjnym. Jest to system hybrydowy i może być efektywnie wykorzystany do budowy złożonych systemów ekspertowych.
Year 2002
-
Application of case based reasoning to hybrid expert system for electronic filter design
PublicationPrzedstawiono koncepcję i przykład praktycznej realizacji obiektowo zorientowanego hybrydowego systemu ekspertowego wykorzystującego rozumowanie sytuacyjne. System wykorzystuje algorytmy najbliższego sąsiada i sztuczne sieci neuronowe. System został przetestowany jako klasyfikator decyzyjny w projektowaniu filtrów elektronicznych. W budowie systemu został wykorzystany obiektowy system CLIPS, rozszerzony o wiele dodatkowych funkcji...
seen 2339 times