Search
Filters
total: 195
filtered: 169
Search results for: ALGORYTMY AI, FPGA, SZYBKIE PROTOTYPOWANIE W FPGA
-
<title>Decomposition of MATLAB script for FPGA implementation of real time simulation algorithms for LLRF system in European XFEL</title>
Publication -
<title>SIMCON 3.0 eight channel FPGA-based cavity simulator and controller for VUV free-electron laser</title>
Publication -
Wireless intelligent audio-video surveillance prototyping system
PublicationThe presented system is based on the Virtex6 FPGA and several supporting devices like a fast DDR3 memory, small HD camera, microphone with A/D converter, WiFi radio communication module, etc. The system is controlled by the Linux operating system. The Linux drivers for devices implemented in the system have been prepared. The system has been successfully verified in a H.264 compression accelerator prototype in which the most demanding...
-
Sprzętowa implementacja transformacji Hougha w czasie rzeczywistym
PublicationW artykule przedstawiono implementację sprzętową w FPGA algorytmu do wykrywania kształtów aproksymowanych zbiorem linii prostych podczas przetwarzania obrazu cyfrowego w czasie rzeczywistym. W opracowanej strukturze sprzętowej podniesiono efektywność przetwarzania poprzez zastosowanie przetwarzania przepływowego, lookup table, wykorzystanie wyłącznie arytmetyki liczb całkowitych oraz rozproszenie pamięci głosowania. Eksperymentalnie...
-
<title>DOOCS and MatLab control environment for FPGA-based cavity simulator and controller in TESLA (SIMCON 2.1) part I: algorithms</title>
Publication -
<title>DOOCS and MatLab control environment for FPGA-based cavity simulator and controller in TESLA (SIMCON 2.1) part II: implementation</title>
Publication -
<title>DOOCS and MatLab control environment for SIMCON 2.1 FPGA based control system for TESLA FEL part III: readouts</title>
Publication -
<title>Modular version of SIMCON, FPGA based, DSP integrated, LLRF control system for TESLA FEL part I: SIMCON 3.0 motherboard</title>
Publication -
<title>Synchronous optical transmission data link integrated with FPGA for TESLA FEL SIMCON system: long data vector optical transceiver module tests</title>
Publication -
<title>Software layer for SIMCON ver. 2.1. FPGA based LLRF control system for TESLA FEL part II: application layer, networking, examples</title>
Publication -
<title>Software layer for SIMCON ver. 2.1. FPGA based LLRF control system for TESLA FEL part I: system overview, software layers definition</title>
Publication -
<title>Modular version of SIMCON, FPGA based, DSP integrated, LLRF control system for TESLA FEL part II: measurement of SIMCON 3.0 DSP daughterboard</title>
Publication -
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
COMPARISON OF SOFTWARE AND HARDWARE REALIZATION OF AES CRYPTOGRAPHIC ALGORITHM
PublicationIn this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II FPGA and were practically tested. As the criteria of comparison, the resource utilization, achieved performance and power dissipation were chosen. Hardware realization increases throughput of conversion about 190 times over software implementation and decreases the energy...
-
High-Speed Serial Embedded Deterministic Test for System-on-Chip Designs
PublicationThe paper presents a high-speed serial interface between external tester and Embedded Deterministic Test (EDT) compression logic hosted by SoC designs. With only a single bidirectional link, the system is capable of feeding distributed heterogeneous cores with hundreds of test channels. Moreover, it synergistically supports EDT bandwidth management to improve the overall test performance. A detailed study indicates a high potential...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Three-wheeled mobile platform powered by LabVIEW at energy performance index
PublicationW pracy opisano trójkołową platformę mobilną własnej konstrukcji, zbudowaną i kontrolowaną z wykorzystaniem środowiska LabVIEW. W celu realizacji ruchu platformy oraz zapewnienia jego nadzorowania w czasie rzeczywistym, zastosowano sterownik NI cRIO. Zastosowane równolegle techniki projektowania mechatronicznego, tj. wirtualne prototypowanie, symulacje w trybie HILS oraz szybkie prototypowanie na obiekcie docelowym, umożliwiły...
-
Akceleracja sprzętowa transformaty falkowej w systemie widzenia maszynowego do monitoringu ruchu drogowego
PublicationW artykule opisano system monitorowania ruchu drogowego oparty na tanich kamerach i przetwarzaniu obrazu realizowanym w układzie FPGA wyposażonym dodatkowo w bezprzewodowy interfejs sieciowy. System ma być zasilany za pomocą ogniw słonecznych i dlatego został zoptymalizowany pod kątem zużycia energii. Szczegółowo opisano moduł detekcji i pomiaru długości zatorów powstałych na skrzyżowaniach. Do analizy wykorzystano dyskretną transformatę...
-
DSPElib - biblioteka C++ do szybkiej implementacji wieloszybkościowych algorytmów przetwarzania sygnałów
PublicationW pracy przedstawiono opracowaną bibliotekę C++, DSPElib – Digital Signal Processing Engine library, pozwalającą na prostą i szybką implementację wieloszybkościowych algorytmów przetwarzania sygnałów zawierających sprzężenia zwrotne, a co za tym idzie na szybkie prototypowanie tego typu algorytmów i włączanie ich do autonomicznych aplikacji przeznaczonych na platformę Windows lub Linux.
-
Implementacja wybranych struktur sztucznych sieci neuronowych w cyfrowych układach programowalnych.
PublicationW pracy przedstawiono zagadnienia związane z budową i implementacją sztucznych sieci neuronowych w układach programowalnych typu FPGA. Szczegółowo omówiono implementację pojedynczego neuronu z wykorzystaniem dostępnych zasobów sprzętowych układu Virtex FPGA. Poruszono również zagadnienie optymalizacji struktury sieci do konkretnych zastosowań. Zdefiniowano trzy rodzaje realizacji neuronu: równoległą, równoległo-sekwencyjną i sekwencyjną....
-
FIReWORK: FIR Filters Hardware Structures Auto-Generator
PublicationThe paper presents application called FIReWORK, that allows for automatic creation of the VHDL hardware structures of FIR filters. Automat- ically generated specialized hardware solutions dedicated to the FPGA and ASIC are commonly known as Intellectual Property Cores. The essential fu- ture of the application is easy initialization of FIR filter parameters in GUI, and then automatically design, calculate and generate the IP Core...
-
Architektury bloków wnioskowania systemów rozmytych
PublicationW pracy przedstawiono kilka różnych architektur bloków wnioskowania cyfrowych sterowników rozmytych. Architektury te zostały zaimplementowane w układach reprogramowalnych FPGA-Spartan3. Dokonano porównania tych architektur pod względem szybkości działania.
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublicationW pracy przedstawiono algorytm realizacji mnożenia zespolonego z użyciem zmodyfikowanego kwadratowego zmodyfikowanego systemu liczbowego (mqrns) oraz jego zastosowanie do wykonania obliczenia motylkowego dft dla podstawy 4. pokazano też wstępne rezultaty implementacji w układzie xilinx fpga.
-
Open-Source Coprocessor for Integer Multiple Precision Arithmetic
PublicationThis paper presents an open-source digital circuit of the coprocessor for an integer multiple-precision arithmetic (MPA). The purpose of this coprocessor is to support a central processing unit (CPU) by offloading computations requiring integer precision higher than 32/64 bits. The coprocessor is developed using the very high speed integrated circuit hardware description language (VHDL) as an intellectual property (IP) core. Therefore,...
-
Residue-to-two's complement converter based on core function
PublicationW artykule przedstawiono układową realizację konwertera z systemu resztowego do systemu binarnego bazującego na funkcji jądra. Zastosowanie funkcji jądra powoduje zmniejszenie wymagań sprzętowych przy realizacji konwertera. W publikacji omówiono problem dektekcji znaku oraz realizacje ukłądową konwertera w środowisku FPGA.
-
Design and implementation principles of FIReWORK ONLINE - the VHDL autogenerator for hardware structures
PublicationThe paper presents an aspects of remote autogeneration of hardware structures. The solution is an online application, that is running on the server side and allows to design a particular filters and other selected hardware and generate its structure in the form of VHDL, dedicated to FPGA design environments. The paper also addresses the problem of parameterization of algorithms used to generate the hardware structures and current...
-
Implementation of discrete convolution using polynomial residue representation
PublicationConvolution is one of the main algorithms performed in the digital signal processing. The algorithm is similar to polynomial multiplication and very intensive computationally. This paper presents a new convolution algorithm based on the Polynomial Residue Number System (PRNS). The use of the PRNS allows to decompose the computation problem and thereby reduce the number of multiplications. The algorithm has been implemented in Xilinx...
-
Discrete convolution based on polynomial residue representation
PublicationThis paper presents the study of fast discrete convolution calculation with use of the Polynomial Residue Number System (PRNS). Convolution can be based the algorithm similar to polynomial multiplication. The residue arithmetic allows for fast realization of multiplication and addition, which are the most important arithmetic operations in the implementation of convolution. The practical aspects of hardware realization of PRNS...
-
Możliwości zastosowania arytmetyki resztowej w systemie rozmytym
PublicationW artykule przedstawiono możliwości zastosowania arytmetyki resztowej w systemie rozmytym implementowanym w układzie reprogramowalnym FPGA. Zastosowanie arytmetyki resztowej ma na celu przyspieszenie procesu wnioskowania, a w szczególności operacji wyostrzania. W pracy tej przedstawiono także wykorzystanie techniki tablicowania do opisu zmiennych lingwistycznych (ang. look-up table).
-
Predictive Current Control of Voltage-Source Inverter.
PublicationW artykule przedstawiono regulator prądu stojana silnika asynchronicznego z predykcją napiecia wyjściowego. Rozważono aspekty praktycznej realizacji algorytmu w układzie z procesorem sygnałowym związane z opóźnieniami pomiaru prądu przy zastosowaniu przetwornika A/C. Układ zrealizowano praktycznie przy wykorzystaniu układu FPGA. W pracy zamieszczono wyniki badań symulacyjnychi eksperymentalnych.
-
Fast clutter cancellation for noise radars via waveform design
PublicationCanceling clutter is an important, but very expensive part of signal processing in noise radars. It is shown that considerable improvements can be made to a simple least squares canceler if minor constraints are imposed onto noise waveform. Using a combination of FPGA and CPU, the proposed scheme is capable of canceling both stationary clutter and moving targets in real-time, even for high sampling rates.
-
A filter bank solution for active power filter control algorithms
PublicationThb paper describes the proposed active power fiIter (APF) with a new control circuit based on an algorithm using ufilter bank and a harmonic predictor. The conirol circuit was realized using the digiiaI signor processor ADSP-21065L and FPGA circuiL In the proposed circuit transient performunee of APF is improved The active power fdter circuil has been built and teste6 and some illustrative, experimental results are uIso presented...
-
Hardware accelerated implementation of wavelet transform for machine vision in road traffic monitoring system
PublicationW artykule został opisany system monitorowania ruchu drogowego wykorzystujący sprzętową implementację transformacji falkowej. System został zaimplementowany za pomocą procesora zrealizowanego w technologii FPGA i małej kamery z układem konwersji analogowo-cyfrowej. System wykorzystuje transformację falkową do detekcji zatorów na skrzyżowaniach. W artykule zostały przedstawione przykładowe rezultaty rozpoznawania zatorów drogowych...
-
improved noniterative residue division for small number ranges
Publicationw pracy zaprezentowano multiplikatywny algorytm dzielenia w systemie resztowym i projekt 12-bitowego dzielnika dla modułów 5-bitowych. w algorytmie zastosowano obliczanie przybliżonej odwrotności dzielnika i mnozenie przez dzielną. binarna reprezentacja dzielnika jest dekomponowana na dwa segmenty 6-bitowe, co umożliwia obliczenie w środowisku fpga poprzez odwzorowanie realizowane jako odczyt pamięci. w pracy podano udoskonalony...
-
Implementacja sprzętowa wybranych elementów GCM-AES w układzie programowalnym na karcie netFPGA
PublicationArtykuł przedstawia projekt oraz implementację modułu realizującego mnożenie w skończonym polu Galois GF(2128), przeznaczonego do pracy w szyfratorze AES-GCM. Moduł został zrealizowany w taki sposób, aby umożliwić jego implementację w układach programowalnych FPGA na kartach NetFPGA1G oraz NetFPGA10G. Uwaga skupiła się na zapewnieniu należytej minimalnej częstotliwości taktowania zegara oraz odpowiedniej szybkości przetwarzania...
-
Sprzętowa realizacja rozmytego sterownika elektrycznego wózka inwalidzkiego
PublicationW artykule przedstawiono cyfrowy system rozmyty przeznaczony do sterowania wózkiem inwalidzkim. w tym celu opracowano dedykowaną architekturę systemu, którą następnie zasymulowano w układzie reprogramowalnym FPGA. Przedstawiono wejściowe i wyjściowe zmienne lingwistyczne oraz ich funkcje przynależności, na podstawie których opracowano bazę reguł rozmytych. Proponowany rozmyty system współracuje z elektrycznymi silnikami napędowymi...
-
Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm
PublicationThe paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error....
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublicationW pracy zaprezentowano projektowanie i realizację obliczenia motylkowego dft dla podstawy 4 z użyciem zespolonego systemu resztowego (CRNS) i zmodyfikowanego kwadratowego systemu resztowego (MQRNS). System MQRNS oprócz własności dekompozycyjnych pozwala na realizację mnożenia zespolonego przy zastosowaniu trzech mnożeń rzeczywistych. Przedstawiono konwertery wejściowy CRNS/MQRNS i wyjściowy MQRNS/CRNS, mnożenie zespolone w MQRNS,...
-
Pipelined division of signed numbers with the use of residue arithmetic for small number range with the programmable gate array
PublicationIn this work an architecture of the pipelined signed residue divider for the small number range is presented. Its operation is based on reciprocal calculation and multiplication by the dividend. The divisor in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to limit the look-up table address an algorithm based on segmentation of the divisor into two segments...
-
REALIZACJA NA POZIOMIE RTL OBLICZANIA PIERWIASTKA KWADRATOWEGO Z UŻYCIEM METODY NIEODTWARZAJĄCEJ
PublicationObliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego...
-
Elimination of dominated partial schedules in scheduling deteriorating jobs
Publicationw artykule rozważany jest problem szeregowania zadań uwarunkowanych czasowo, w notacji trójpolowej opisywany przez 1 | pi = a + bisi | ?ci. wprowadzona jest koncepcja zdominowanych częściowych harmonogramów oraz przedstawiony jest niewielomianowy algorytm dla problemu, który bazuje na eliminacji zdominowanych częściowych harmonogramów. przedstawione są wyniki eksperymentów obliczeniowych, porównujących zaprezentowany algorytm oraz...
-
Metody sprzętowej implementacji kryptografii odpornej na kryptoanalizę
PublicationW pracy zaprezentowano problematykę kryptoanalizy implementacji sprzętowych bazującej na informacji z kanału bocznego. Opisano rodzaje ataków pasywnych ze szczególnym uwzględnieniem analizy czasowej i analizy poboru mocy. Przedstawiono podstawowe metody zapobiegania atakom. Zaproponowano metodę projektowania wykorzystującą wyrównywanie mocy w asynchronicznych układach kombinacyjnych oraz w układach synchronicznych. Dokonano implementacji...
-
Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 µm CMOS technology
PublicationThe article presents measurement results of prototype integrated circuits for acquisition and processing of images in real time. In order to verify a new concept of circuit solutions of analogue image processors, experimental integrated circuits were fabricated. The integrated circuits, designed in a standard 0.35 µm CMOS technology, contain the image sensor and analogue processors that perform low-level convolution-based image...
-
Sprzętowo - programowa analiza obrazu otrzymanego z detektora obiektów ruchomych
PublicationW artykule przedstawiono budowę wewnętrzną oraz zasadę działania sprzętowo - programowego bloku realizującego analizę danych z obrazowego detektora ruchu. System zrealizowano za pomocą 2 identycznych procesorów 8-bitowych pracujących synchronicznie, jednego 32-bitowego procesora typu BA12 [4] oraz zestawu tablic pamięci. Algorytm analizy obrazu jest dwuetapowy. W pierwszym etapie następuje transformacja geometryczna umoŜliwiająca...
-
Vision-based parking lot occupancy evaluation system using 2D separable discrete wavelet transform
PublicationA simple system for rough estimation of the occupancy of an ad-hoc organized parking lot is presented. A reasonably simple microprocessor hardware with a low resolution monochrome video camera observing the parking lot from the location high above the parking surface is capable of running the proposed 2-D separable discrete wavelet transform (DWT)-based algorithm, reporting the percentage of the observed parking area occupied by...
-
Parallel Background Subtraction in Video Streams Using OpenCL on GPU Platforms
PublicationImplementation of the background subtraction algorithm using OpenCL platform is presented. The algorithm processes live stream of video frames from the surveillance camera in on-line mode. Processing is performed using a host machine and a parallel computing device. The work focuses on optimizing an OpenCL algorithm implementation for GPU devices by taking into account specific features of the GPU architecture, such as memory access,...
-
Szeregowanie zadań uwarunkowanych czasowo
Publicationw pracy przedstawiono wyniki badań nad problemami szeregowania zadań uwarunkowanych czasowo. dla problemu 1|pi=a+bisi|σci przedstawiono nowe heurystyki, przypadek wielomianowy oraz w pełni wielomianowy schemat. wprowadzono koncepcję eliminacji zdominowanych fragmentów harmonogramu, oraz pokazano jak wykorzysta¢ ją do konstrukcji algorytmu dokładnego dla tego problemu, a także jak przy jej pomocy przyspieszy¢ inne algorytmy. następnie...