Search results for: UKŁAD FPGA
-
Wireless intelligent audio-video surveillance prototyping system
PublicationThe presented system is based on the Virtex6 FPGA and several supporting devices like a fast DDR3 memory, small HD camera, microphone with A/D converter, WiFi radio communication module, etc. The system is controlled by the Linux operating system. The Linux drivers for devices implemented in the system have been prepared. The system has been successfully verified in a H.264 compression accelerator prototype in which the most demanding...
-
improved noniterative residue division for small number ranges
Publicationw pracy zaprezentowano multiplikatywny algorytm dzielenia w systemie resztowym i projekt 12-bitowego dzielnika dla modułów 5-bitowych. w algorytmie zastosowano obliczanie przybliżonej odwrotności dzielnika i mnozenie przez dzielną. binarna reprezentacja dzielnika jest dekomponowana na dwa segmenty 6-bitowe, co umożliwia obliczenie w środowisku fpga poprzez odwzorowanie realizowane jako odczyt pamięci. w pracy podano udoskonalony...
-
Implementacja sprzętowa wybranych elementów GCM-AES w układzie programowalnym na karcie netFPGA
PublicationArtykuł przedstawia projekt oraz implementację modułu realizującego mnożenie w skończonym polu Galois GF(2128), przeznaczonego do pracy w szyfratorze AES-GCM. Moduł został zrealizowany w taki sposób, aby umożliwić jego implementację w układach programowalnych FPGA na kartach NetFPGA1G oraz NetFPGA10G. Uwaga skupiła się na zapewnieniu należytej minimalnej częstotliwości taktowania zegara oraz odpowiedniej szybkości przetwarzania...
-
FPGA-Based Real-Time Implementation of Detection Algorithm for Automatic Traffic Surveillance Sensor Network
PublicationArtykuł opisuje sprzętową implementację w układzie FPGA algorytmu wykrywającego pojazdy, przeznaczonego do zastosowania w autonomicznej sieci sensorowej. Zadaniem algorytmu jest detekcja poruszających się pojazdów w obrazie z kamery pracującej w czasie rzeczywistym. Algorytm ma na celu oszacowanie parametrów ruchu ulicznego, takich jak liczba pojazdów, ich kierunek ruchu i przybliżona prędkość, przy wykorzystaniu sprzętu sieci...
-
Sprzętowa realizacja rozmytego sterownika elektrycznego wózka inwalidzkiego
PublicationW artykule przedstawiono cyfrowy system rozmyty przeznaczony do sterowania wózkiem inwalidzkim. w tym celu opracowano dedykowaną architekturę systemu, którą następnie zasymulowano w układzie reprogramowalnym FPGA. Przedstawiono wejściowe i wyjściowe zmienne lingwistyczne oraz ich funkcje przynależności, na podstawie których opracowano bazę reguł rozmytych. Proponowany rozmyty system współracuje z elektrycznymi silnikami napędowymi...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem...
-
Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm
PublicationThe paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error....
-
Pipelined division of signed numbers with the use of residue arithmetic for small number range with the programmable gate array
PublicationIn this work an architecture of the pipelined signed residue divider for the small number range is presented. Its operation is based on reciprocal calculation and multiplication by the dividend. The divisor in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to limit the look-up table address an algorithm based on segmentation of the divisor into two segments...
-
FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
PublicationW artykule przedstawiono algorytm detekcji obrazu oraz jego realizację sprzętową w technikach FPGA i ASIC. Algorytm ten dedykowany jest do detekcji ruchu pojazdów i jest realizowany w czasie rzeczywistym. Użyto pojedynczą, umieszczoną na stałe kamerę monochromatyczną o niskiej rozdzielczości. Wykonywane są również operacje eliminacji cieni i rozjaśnień obrazu. Nachodzenie obiektów na siebie nie jest brane pod uwagę. Realizacja...
-
Naval mine detection system based of FPGA circuit
PublicationElectrochemical processes take place in a metal object immersed into sea water even if an anticorrosive coating is applied [1]. As a result, flowing field appears around the object. There are naval mines between many other objects situated in the sea. Naval mines can be put in the seabed in order to be more difficult to detect by sonars. Such a mine is located on the line demarking two environments of different electrical conductivity....
-
System detekcji miny morskiej oparty na układzie FPGA
PublicationObiekt metalowy znajdujący się w wodzie morskiej wytwarza wokół siebie pole elektryczne. Źródłem tego pola są procesy elektrochemiczne. Wśród wielu metalowych obiektów znajdujących się w morzu są miny morskie. Miny denne często ukryte są w dnie morza w celu utrudnienia ich wykrycia przez sonary. W pracy przedstawiono wyniki analizy numerycznej wpływu przewodności elektrycznej dna na rozkład pola elektrycznego oraz opisano system...
-
Radix-4 dft butterfly realization with the use of the modified quadratic residue number system
PublicationW pracy zaprezentowano projektowanie i realizację obliczenia motylkowego dft dla podstawy 4 z użyciem zespolonego systemu resztowego (CRNS) i zmodyfikowanego kwadratowego systemu resztowego (MQRNS). System MQRNS oprócz własności dekompozycyjnych pozwala na realizację mnożenia zespolonego przy zastosowaniu trzech mnożeń rzeczywistych. Przedstawiono konwertery wejściowy CRNS/MQRNS i wyjściowy MQRNS/CRNS, mnożenie zespolone w MQRNS,...
-
Remote current measurement with FPGA digital processing
PublicationThe work presents an implementation of a modular measurement and control systemthat controls variants of mains supply of 230V electrical equipment. The system allowsto supervise power consumption in the office electronic equipment. The system detectsthe instant of the reduced power consumption by a device and makes possible itsswitch-off in order to reduce energy cost. The current is measured with integratedcurrent/voltage converters....
-
FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
PublicationIn this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed...
-
FPGA implementation of reverse residue conversion based on the new Chinese Remainder Theorem II- Part II,- Experimantal results
PublicationW pracy opisano realizację sprzętową konwertera z systemu resztowego do systemu binarnego. Konwerter jest oparty na nowej formie chińskiego twierdzenia o resztach CRT II. Teoretyczne aspekty takiej konwersji przedstawiono w części I. Implementację konwertera wykonano w środowisku Xilinx FPGA. Zaprezentowano ogólną architekturę konwertera, a także opisano realizację wybranych bloków. Podano ilość koniecznych zasobów sprzętowych...
-
Inrush and short circuit current identification based on real-time spectral analysis with the use of the FPGA FFT processor
PublicationW artykule przedstawiono krótkookresową analize widmową prądu załączeniowego i prądu zwarciowego transformatora w czasie rzeczywistym z zastosowaniem procesora FFT zrealizowanego w FPGA. Otrzymane widmo ułatwia rozróżnienie rodzaju prądu, co może być zastosowanei do lepszego sterowania zabezpieczneiem różnicowo-prądowym. Określono tez teoretyczne przebiegi prądów dla przyjetego modelu transformatora. Przeprowadzono ponadto analizę...
-
REALIZACJA NA POZIOMIE RTL OBLICZANIA PIERWIASTKA KWADRATOWEGO Z UŻYCIEM METODY NIEODTWARZAJĄCEJ
PublicationObliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego...
-
FPGA implementation of the multiplication operation in multiple-precision arithmetic
PublicationAlthough standard 32/64-bit arithmetic is sufficient to solve most of the scientific-computing problems, there are still problems that require higher numerical precision. Multiple-precision arithmetic (MPA) libraries are software tools for emulation of computations in a user-defined precision. However, availability of a reconfigurable cards based on field-programmable gate arrays (FPGAs) in computing systems allows one to implement...
-
Metody sprzętowej implementacji kryptografii odpornej na kryptoanalizę
PublicationW pracy zaprezentowano problematykę kryptoanalizy implementacji sprzętowych bazującej na informacji z kanału bocznego. Opisano rodzaje ataków pasywnych ze szczególnym uwzględnieniem analizy czasowej i analizy poboru mocy. Przedstawiono podstawowe metody zapobiegania atakom. Zaproponowano metodę projektowania wykorzystującą wyrównywanie mocy w asynchronicznych układach kombinacyjnych oraz w układach synchronicznych. Dokonano implementacji...
-
Fpga implementation of the two-stage high-speed fir filter in residue arithmetic
Publicationw pracy przedstawiono implementację szybkiego, dwustopniowego kaskadowego filtru fir w technologii fpga z użyciem arytmetyki resztowej. zastosowanie arytmetyki resztowej pozwala na uzyskanie dużych częstotliwości potokowania w związku z użyciem małych mnożników. zalety arytmetyki resztowej są ograniczane w pewnym stopniu koniecznością wykonywania skalowania po pierwszym stopniu filtru celem uniknięcia nadmiaru arytmetycznego. w...
-
FPGA realization of the high-speed residue-to-binary converter based on chinese remainder theorem
PublicationW pracy przedstawiono architekturę, realizację FPGA oraz symulację numeryczną na poziomie bitowym szybkiego konwertera z systemu resztowego do systemu binarnego dla modułów 5-bitowych opartego na chińskim twierdzeniu o resztach. Algorytm konwertera obejmuje obliczanie projekcji ortogonalnych poprzez odczyt pamięci oraz sumowanie modulo M realizowane dwustopniowo, pierwszy stopień oparty o sumatory CSA umożliwia redukcję do zakresu...
-
Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 µm CMOS technology
PublicationThe article presents measurement results of prototype integrated circuits for acquisition and processing of images in real time. In order to verify a new concept of circuit solutions of analogue image processors, experimental integrated circuits were fabricated. The integrated circuits, designed in a standard 0.35 µm CMOS technology, contain the image sensor and analogue processors that perform low-level convolution-based image...
-
FPGA realization of fir filter in residue arithmetic
Publicationw pracy zaprezentowano realizację fpga przepływowego filtru fir o stałych współczynnikach w arytmetyce resztowej z użyciem 8 5-bitowych modułów o łącznym zakresie liczbowym 37.07 bita. zastosowano formębezpośrednią fir. mnożenia wykonywane są przy użyciu odczytu z pamięci. sumowania w każdym z kanałów są realizowane przy zastosowaniu wielopoziomowej struktury sumatora opartego o 4-operandowe sumatory csa. w stopniu końcowym wykonywane...
-
Pipelined division of signed numbers with the use of residue arithmetic in FPGA
PublicationAn architecture of a pipelined signed residue divider for small number ranges is presented. The divider makes use of the multiplicative division algorithm where initially the reciprocal of the divisor is calculated and subsequently multiplied by the dividend. The divisor represented in the signed binary form is used to compute the approximated reciprocal in the residue form by the table look-up. In order to reduce the needed length...
-
Measurement of magnetic signals of vehicles with denoising by matched filtering with FPGA FFT processor
PublicationW artykule przedstawiono realizację systemu do analizy i identyfikacji pojazdów oparty na pomiarze indukcji magnetycznej. Proponowany system może być zastosowany do wykrywania i identyfikacji pojadów zawierających elementy ferromagnetyczne, które zaburzają pole magnetyczne ziemi. Zaburzenie to można zmierzyć przy zastosowaniu trójosiowych magnetometrów transduktorowych, pracującyh w układzie różnicowycm. Zastosowano w systemie...
-
Sprzętowo - programowa analiza obrazu otrzymanego z detektora obiektów ruchomych
PublicationW artykule przedstawiono budowę wewnętrzną oraz zasadę działania sprzętowo - programowego bloku realizującego analizę danych z obrazowego detektora ruchu. System zrealizowano za pomocą 2 identycznych procesorów 8-bitowych pracujących synchronicznie, jednego 32-bitowego procesora typu BA12 [4] oraz zestawu tablic pamięci. Algorytm analizy obrazu jest dwuetapowy. W pierwszym etapie następuje transformacja geometryczna umoŜliwiająca...
-
Implementation of multi-operand addition in FPGA using high-level synthesis
PublicationThe paper presents the results of high-level synthesis (HLS) of multi-operand adders in FPGA using the Vivado Xilinx environment. The aim was to estimate the hardware amount and latency of adders described in C-code. The main task of the presented experiments was to compare the implementations of the carry-save adder (CSA) type multi-operand adders obtained as the effect of the HLS synthesis and those based on the basic component...
-
OBLICZANIE MODUŁU LICZBY ZESPOLONEJ W FPGA Z UŻYCIEM ALGORYTMU CORDIC
PublicationW pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanejwersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowanozależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetykizmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej.Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega nawprowadzeniu korekcji po zakończeniu podstawowych...
-
High-Speed Serial Embedded Deterministic Test for System-on-Chip Designs
PublicationThe paper presents a high-speed serial interface between external tester and Embedded Deterministic Test (EDT) compression logic hosted by SoC designs. With only a single bidirectional link, the system is capable of feeding distributed heterogeneous cores with hundreds of test channels. Moreover, it synergistically supports EDT bandwidth management to improve the overall test performance. A detailed study indicates a high potential...
-
Vision-based parking lot occupancy evaluation system using 2D separable discrete wavelet transform
PublicationA simple system for rough estimation of the occupancy of an ad-hoc organized parking lot is presented. A reasonably simple microprocessor hardware with a low resolution monochrome video camera observing the parking lot from the location high above the parking surface is capable of running the proposed 2-D separable discrete wavelet transform (DWT)-based algorithm, reporting the percentage of the observed parking area occupied by...
-
Parallel Background Subtraction in Video Streams Using OpenCL on GPU Platforms
PublicationImplementation of the background subtraction algorithm using OpenCL platform is presented. The algorithm processes live stream of video frames from the surveillance camera in on-line mode. Processing is performed using a host machine and a parallel computing device. The work focuses on optimizing an OpenCL algorithm implementation for GPU devices by taking into account specific features of the GPU architecture, such as memory access,...
-
Power equalization of AES FPGA implementation
PublicationThis paper briefly introduces side channel attacks on cryptographic hardware with special emphasis on differential power analysis(DPA). Based on existing countermeasures against DPA, design method combining power equalization for synchronous and combinatorialcircuits has been proposed. AES algorithm has been implemented in Xilinx Spartan II-E field programmable gate array (FPGA) deviceusing the standard and power-equalized methods....
-
Zastosowanie układów FPGA w kryptografii.
PublicationW pracy przedstawiono podstawowe wymagania realizacji systemów kryptograficznych: fizyczne bezpieczeństwo, dużą przepustowość i możliwość zmiany algorytmów. Wykazano, że spośród przeanalizowanych technologii tylko układy programowalne spełniają wymienione założenia. W dalszej części opisano budowę układów FPGA, ich składowe bloki funkcjonalne oraz ogólny schemat działania algorytmów szyfrowania. Omówiono własności różnych trybów...
-
Sprzętowa realizacja algorytmu przepływu optycznego w układzie FPGA
PublicationW pracy przedstawiono efektywną procedurę uproszczenia algorytmu typu optical flow (OF) oraz jego realizacje sprzętową w technologii układów FPGA. Zmodyfikowany algorytm bazuje na lokalnym dopasowaniu (korelacji) podobszarów ramki aktualnej i poprzedniej. W strukturze opracowanego algorytmu wykorzystano 1-wymiarową reprezentację podobszarów oraz zapis intensywności w kodzie Gray'a, co zmniejszyło złożoność obliczeniową przy zachowaniu...
-
Soft-core processors as SoC prototyping solution for cryptographic application
PublicationArtykuł przedstawia metodę wykorzystania procesora soft-core w zastosowaniach kryptografii. Przedstawione są problemy oraz zagadnienia, które udowadniają potrzebę wprowadzania silnych zabezpieczeń na niskim poziomie systemu sprzętowo-programowego. Istniejące zagrożenia stanowią wyzwanie dla projektantów bezpiecznych systemów, a sprzętowa realizacja obsługi algorytmu kryptograficznego AES jest dobrym przykładem rozwiązania tych...
-
Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu (motion estimation) przeznaczony dla enkodera wideo standardu H.264. Akcelerator został wstępnie zaimplementowany w układzie FPGA VIRTEX6-VLX365T, a następnie w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane pozytywnie, a szczegółowe wyniki symulacji i pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w...
-
Sprzętowa implementacja koprocesora dla zastosowań kryptograficznych
PublicationW pracy przedstawiono procedurę implementacji elektronicznej skrzynki podawczej z wykorzystaniem zasobów sprzętowych na płytce FPGA (Filed Programmable Gate Array) typu Virtex 4. Przedstawiono ogólna zasadę działania skrzynki podawczej oraz opisano parametry i właściwości poszczególnych modułów funkcjonalnych systemu tj.: modułu TFTP Trivia File Transfer Protocol), serwera WWW, funkcji skrótu oraz asymetrycznego algorytm kryptograficznego....
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowyakcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologiiUMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały...
-
Realization of multi-operand modular adders in the FPGA technology
PublicationW pracy opisano projektowanie i realizację struktur wielooperandowych sumatorów modularnych (MOMA) w środowisku Xilinx FPGA z użyciem technologii Virtex-6. Projekt oparty jest na pamięciach LUT (26x1), które symulują małe pamięci RAM służące jako podstawowy komponent do realizacji sumatorów. W pracy pokazano MOMA dla dodawania modularnego operandów 5-bitowych. Najpierw rozważono ogólne struktury MOMA i następnie dwa podstawowe...
-
A Direct Modulation for Matrix Converters based on the Onecycle Atomic operation developed in Verilog HDL.
PublicationThis paper presents a fast direct Pulse Width Modulation (PWM) algorithm for the Conventional Matrix Converters (CMC) developed in Verilog Hardware Description language (HDL). All PWM duty cycle calculations are performed in one cycle by an atomic operation designed as a digital module using FPGA basic blocks. The algorithm can be extended to any number of output phase. The improved version of the discontinuous Direct Analytic...
-
Pipelined sceling of signed residue numbers with the mixed-radix conversion in the programmable gate array
PublicationIn this work a scaling technique of signed residue numbers is proposed. The method is based on conversion to the Mixed-Radix System (MRS) adapted for the FPGA implementation. The scaling factor is assumed to be a moduli product from the Residue Number System (RNS) base. Scaling is performed by scaling of terms of the mixed-radix expansion, generation of residue reprezentation of scaled terms, binary addition of these representations...
-
Energy Management of Microgrid System
PublicationW artykule przedstawiono system sterowania rozproszonych źródeł energii (DER) w oparciu o protokół Ethernet POWERLINK. Autorzy opracowali metody komunikowania się z systemu Zarządzania Energią z przekształtnikami energoelektronicznymi w system zwany mikrosiecią (Microgrid). W artykule przedstawiono optymalny podział mocy pomiędzy źródłami wytwórczymi a obciążeniem. System ten składa się z: kogeneratora z silnikiem na gaz ziemny...
-
Programmable Input Mode Instrumentation Amplifier Using Multiple Output Current Conveyors
PublicationIn this paper a programmable input mode instrumentation amplifier (IA) utilising second generation, multiple output current conveyors and transmission gates is presented. Its main advantage is the ability to choose a voltage or current mode of inputs by setting the voltage of two configuration nodes. The presented IA is prepared as an integrated circuit block to be used alone or as a sub-block in a microcontroller or in a field...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW artykule przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora...
-
Speed sensorless induction motor drive with predictive current controller
PublicationToday, speed sensorless modes of operation are becoming standard solutions in the area of electric drives. This paper presents a speed sensorless control system of an induction motor with a predictive current controller. A closed-loop estimation system with robustness against motor parameter variation is used for the control approach. The proposed algorithm has been implemented using field-programmable gate arrays (FPGAs) and a...
-
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
PublicationW komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4x4 i 16x16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów...
-
Analysis of magnetic signals of vehicles aided by matched filtering with FPGA FFT processor
PublicationW artykule przedstawiono system analizy i identyfikacji pojazdów oparty na pomiarze indukcji magnetycznej. Do tego celu jest stosowany zestaw czujników magnatycznych pracujących bezprzewodowo, który pozwala na monitorowanie ruchu pojazdów na lotniskach, w potrach i punktach kontroli granicznej. System taki może być zastosowany do wykrywania i identyfikacji pojadów zawierających elementy ferromagnetyczne, które zaburzają pole magnetyczne...
-
COMPARISON OF SYSTEM ON CHIP TECHNOLOGIES FOR SPACE APPLICATIONS
PublicationThe paper presents a review of technologies available for the implementation of digital and mixed signal systems, particularly the system on a chip (SoC) for space applications. The phenomena encountered in the space environment are briefly presented, together with the known solutions, regarding the design of complex electronic systems. The most important norms regarding single die integrated circuits designed for space are also...
-
The contactless method of chip-to-chip high-speed data transmission monitoring
PublicationThis paper presents a technique of decoupling differential signals transmitted in a pair of microstrip lines on a printed circuit board (PCB), using dedicated coupler for high speed data transmission monitoring in chip-to-chip interconnections. The coupler used for signal probing is overlayed on the pair of microstrip lines under test, and provides a signal to the next blocks of the measurement system without disturbing transmission...